JPS61216526A - 周波数−ディジタル変換回路 - Google Patents
周波数−ディジタル変換回路Info
- Publication number
- JPS61216526A JPS61216526A JP5778185A JP5778185A JPS61216526A JP S61216526 A JPS61216526 A JP S61216526A JP 5778185 A JP5778185 A JP 5778185A JP 5778185 A JP5778185 A JP 5778185A JP S61216526 A JPS61216526 A JP S61216526A
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- JP
- Japan
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- circuit
- signal
- latch
- counter circuit
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数−ディジタル変換回路に関し、＠にカウ
ンタ回路を用いて入力された信号の周波数に対応してデ
ィジタルデータを出力する周波数−ディジタル変換回路
に関する〇 〔従来の技術〕 第３図は従来の周波数−ディジタル変換回路の一例を示
すブロック図で、被変換信号９に同期した切換信号１０
を発生する切換信号発生器６と、切換信号１０に同期し
て基準クロック８を第１の出力及び第２の出力に切り換
えて出力する信号切換器７と、信号切換器７の信号切換
出力１５．１６をそれぞれクロック入力とするカウンタ
回路１ｊ５と、カウンタ回路１，５の出力をそれぞれラ
ッチするラッチ回路群２．４と、切換信号ｌＯに同期し
てラッチ回路群２又は４の出力を選択して出力Ｄ６．
ＤＩ−Ｄｎ−１，Ｄａとする信号選択器３とから成る周
波数−ディジタル変換器に１被変換信号９を人力としラ
ッチ回路群２，４のためのラッチ信号１２．１４及びカ
ウンタ回路１，５のためのリセット信号１１．１３を出
力とする信号発生回路】７を外部回路として接続して構
成されている。
ンタ回路を用いて入力された信号の周波数に対応してデ
ィジタルデータを出力する周波数−ディジタル変換回路
に関する〇 〔従来の技術〕 第３図は従来の周波数−ディジタル変換回路の一例を示
すブロック図で、被変換信号９に同期した切換信号１０
を発生する切換信号発生器６と、切換信号１０に同期し
て基準クロック８を第１の出力及び第２の出力に切り換
えて出力する信号切換器７と、信号切換器７の信号切換
出力１５．１６をそれぞれクロック入力とするカウンタ
回路１ｊ５と、カウンタ回路１，５の出力をそれぞれラ
ッチするラッチ回路群２．４と、切換信号ｌＯに同期し
てラッチ回路群２又は４の出力を選択して出力Ｄ６．
ＤＩ−Ｄｎ−１，Ｄａとする信号選択器３とから成る周
波数−ディジタル変換器に１被変換信号９を人力としラ
ッチ回路群２，４のためのラッチ信号１２．１４及びカ
ウンタ回路１，５のためのリセット信号１１．１３を出
力とする信号発生回路】７を外部回路として接続して構
成されている。
次に第３図の動作について後述する第２図のタイミング
チャートを用いて説明する。
チャートを用いて説明する。
カウンタ回路５は被変換信号９の立ち下がシの時点ａで
カウントを終了する。信号発生回路１７は被変換信号９
を入力とし、前記時点ａでラッチ信号１４をラッチ回路
群４に出力し、ラッチ信号１４の立ち下がシの時点ｅで
リセット信号１３をカウンタ回路５に出力して、カウン
タ回路５の出力をラッチ回路群４にラッチするとともに
カウンタ回路５のリセットを行なう。また、カウンタ回
路１は被変換信号９の立ち下がシの時点すでカウントを
終了する。信号発生回路１７は被変換信号９を入力とし
、前記時点すでラッチ信号１２をラッチ回路群２に出力
し、ラッチ信号１２の立ち下がシの時点ｇでリセット信
号１１をカウンタ回路ＩＫ出力して、カウンタ回路１の
出力をラッチ回路２にラッチするとともにカウンタ回路
ｌのリセットを行なう。
カウントを終了する。信号発生回路１７は被変換信号９
を入力とし、前記時点ａでラッチ信号１４をラッチ回路
群４に出力し、ラッチ信号１４の立ち下がシの時点ｅで
リセット信号１３をカウンタ回路５に出力して、カウン
タ回路５の出力をラッチ回路群４にラッチするとともに
カウンタ回路５のリセットを行なう。また、カウンタ回
路１は被変換信号９の立ち下がシの時点すでカウントを
終了する。信号発生回路１７は被変換信号９を入力とし
、前記時点すでラッチ信号１２をラッチ回路群２に出力
し、ラッチ信号１２の立ち下がシの時点ｇでリセット信
号１１をカウンタ回路ＩＫ出力して、カウンタ回路１の
出力をラッチ回路２にラッチするとともにカウンタ回路
ｌのリセットを行なう。
しかしながら、上述した従来の周波数−ディジタル変換
回路は、ラッチ信号及びリセット信号を内部で作シ出し
ていないので、外部からこれらの信号を入力する必要が
ある。従って、周波数−ディジタル変換器の外部に、ラ
ッチ回路群２，４及びカウンタ回路１．５へ与えるラッ
チ信号及びリセット信号を発生する回路を設ける必要が
あシ、回路が複雑化するので、回路を集積回路化する場
合には、周波数−ディジタル変換器を集積回路化したパ
ッケージと、前述した外部回路を集積回路化したパッケ
ージの２つのパッケージが必要となり、周波数−ディジ
タル変換回路のパッケージのビン数が多くなるという欠
点がある。 ′〔問題点を解決するための手段〕 本発明の周波数−ディジタル変換回路は、被変換信号に
同期した切換信号を発生する切換信号発生器と、前記切
換信号に同期して基準クロックを第１の出力及び第２の
出力に切シ換えて出力する信号切換器と、前記切換器の
前記第１及び第２の出力をそれぞれクロック入力とする
第１及び第２０カウンタ回路と、前記第１及び第２のカ
ウンタ回路の出力をそれぞれラッチする第１及び第２の
ラッチ回路群と、前記第１のカウンタ回路の出力を入力
として前記第２のカウンタ回路へ与えるリセット信号及
び前記第２のラッチ回路群へ与えるラッチ信号を出力す
る第１のデコーダ回路と、前記第２のカウンタ回路の出
力を人力として前記第１のカウンタ回路へ与えるリセッ
ト信号及び前記第１のラッチ回路群へ与えるラッチ信号
を出力する第２のデコーダ回路と、前記切換信号に同期
して前記第１のラッチ回路群の出力及び前記第２のラッ
チ回路群の出力を選択して出力とする信号選択器とから
構成されている。
回路は、ラッチ信号及びリセット信号を内部で作シ出し
ていないので、外部からこれらの信号を入力する必要が
ある。従って、周波数−ディジタル変換器の外部に、ラ
ッチ回路群２，４及びカウンタ回路１．５へ与えるラッ
チ信号及びリセット信号を発生する回路を設ける必要が
あシ、回路が複雑化するので、回路を集積回路化する場
合には、周波数−ディジタル変換器を集積回路化したパ
ッケージと、前述した外部回路を集積回路化したパッケ
ージの２つのパッケージが必要となり、周波数−ディジ
タル変換回路のパッケージのビン数が多くなるという欠
点がある。 ′〔問題点を解決するための手段〕 本発明の周波数−ディジタル変換回路は、被変換信号に
同期した切換信号を発生する切換信号発生器と、前記切
換信号に同期して基準クロックを第１の出力及び第２の
出力に切シ換えて出力する信号切換器と、前記切換器の
前記第１及び第２の出力をそれぞれクロック入力とする
第１及び第２０カウンタ回路と、前記第１及び第２のカ
ウンタ回路の出力をそれぞれラッチする第１及び第２の
ラッチ回路群と、前記第１のカウンタ回路の出力を入力
として前記第２のカウンタ回路へ与えるリセット信号及
び前記第２のラッチ回路群へ与えるラッチ信号を出力す
る第１のデコーダ回路と、前記第２のカウンタ回路の出
力を人力として前記第１のカウンタ回路へ与えるリセッ
ト信号及び前記第１のラッチ回路群へ与えるラッチ信号
を出力する第２のデコーダ回路と、前記切換信号に同期
して前記第１のラッチ回路群の出力及び前記第２のラッ
チ回路群の出力を選択して出力とする信号選択器とから
構成されている。
次に１本発明について第１図、第２図を参照して説明す
る。
る。
第１図は本発明の周波数−ディジタル変換回路の一実施
例を示すブロック図、第２図は第１図における動作を説
明するためのタイミングチャートである。
例を示すブロック図、第２図は第１図における動作を説
明するためのタイミングチャートである。
第１図において、従来例と同じ構成要件には第３図とＰ
ｓ＋じ符号を付しである。すなわち、本実施例は従来例
から外部回路を削除し、カウンタ回路１の出力を入力と
してカウンタ回路５へ与えるリセット信号１３及びラッ
チ回路群４へ与えるラッチ信号１４を出力するデコーダ
回路１９と、カウンタ回路５の出力を入力としてカウン
タ回路１へ与えるリセット信号１１及びラッチ回路群２
へ与えるラッチ信号１２を出力するデコーダ回路１８と
を付加して構成される。
ｓ＋じ符号を付しである。すなわち、本実施例は従来例
から外部回路を削除し、カウンタ回路１の出力を入力と
してカウンタ回路５へ与えるリセット信号１３及びラッ
チ回路群４へ与えるラッチ信号１４を出力するデコーダ
回路１９と、カウンタ回路５の出力を入力としてカウン
タ回路１へ与えるリセット信号１１及びラッチ回路群２
へ与えるラッチ信号１２を出力するデコーダ回路１８と
を付加して構成される。
続いて第２図をも用いて本実施例の動作について説明す
る。カウンタ回路５は被変換信号９の立ち下がシの時点
ａでカウントを終了する。デコーダ回路１９はカウンタ
回路１の内部状態をテコードし、前記時点ａでラッチ信
号１４をラッチ回路群４に出力し、ラッチ信号１４の立
ち下が９の時点ｅでリセット信号１３をカウンタ回路５
に出力し、て、カウンタ回路５の出力をラッチ回路群４
にラッチするとともにカウンタ回路５のリセットを行な
う。また、カウンタ回路１は被変換信号９の立ち下がシ
の時点すでカウントを終了する。デコーダ回路１８はカ
ウンタ回路５の内部状態をテコードし、前記時点すでラ
ッチ信号１２をラッチ回路群２に出力し、ラッチ信号１
２の立ち下がシの時点ｇでリセット信号１１をカウンタ
回路１に出力して、カウンタ回路１の出力をラッチ回路
群２にラッチするとともにカウンタ回路１の゛リセット
を行なう。以下被変換信号９の立ち下がル時点Ｃ２ｄに
おいても同様の動作が行なわれる。なお参照符号ｆ、ｈ
はそれぞれリセット信号１３．１１の立ち下がシ時点を
示す。
る。カウンタ回路５は被変換信号９の立ち下がシの時点
ａでカウントを終了する。デコーダ回路１９はカウンタ
回路１の内部状態をテコードし、前記時点ａでラッチ信
号１４をラッチ回路群４に出力し、ラッチ信号１４の立
ち下が９の時点ｅでリセット信号１３をカウンタ回路５
に出力し、て、カウンタ回路５の出力をラッチ回路群４
にラッチするとともにカウンタ回路５のリセットを行な
う。また、カウンタ回路１は被変換信号９の立ち下がシ
の時点すでカウントを終了する。デコーダ回路１８はカ
ウンタ回路５の内部状態をテコードし、前記時点すでラ
ッチ信号１２をラッチ回路群２に出力し、ラッチ信号１
２の立ち下がシの時点ｇでリセット信号１１をカウンタ
回路１に出力して、カウンタ回路１の出力をラッチ回路
群２にラッチするとともにカウンタ回路１の゛リセット
を行なう。以下被変換信号９の立ち下がル時点Ｃ２ｄに
おいても同様の動作が行なわれる。なお参照符号ｆ、ｈ
はそれぞれリセット信号１３．１１の立ち下がシ時点を
示す。
本実施例では、ラッチ回路群及びカウンタ回路へ与える
ラッチ信号及びリセット信号を周波数−ディジタル変換
器内部で作シ出すので、従来例におけるようなラッチ信
号及びリセット信号を外部から取シ入れることを必要と
しない。
ラッチ信号及びリセット信号を周波数−ディジタル変換
器内部で作シ出すので、従来例におけるようなラッチ信
号及びリセット信号を外部から取シ入れることを必要と
しない。
以上説明したように本発明は、デコーダ回路を設けるこ
とによシ、ラッチ回路群へ与えるラッチ信号及びカウン
タ回路へ与えるリセット信号を内部で作シ出すので、従
来用いていた外部回路が年債となシ回路が簡略化される
。また、周波数−ディジタル変換回路を集積回路化した
ときのパッケージのピン数が少なくなるので、集積回路
化に適したものとなる効果がある。
とによシ、ラッチ回路群へ与えるラッチ信号及びカウン
タ回路へ与えるリセット信号を内部で作シ出すので、従
来用いていた外部回路が年債となシ回路が簡略化される
。また、周波数−ディジタル変換回路を集積回路化した
ときのパッケージのピン数が少なくなるので、集積回路
化に適したものとなる効果がある。
第１図は本発明の周波数−ディジタル変換回路の一実施
例を゛示すブロック図、第２図は第１図における動作を
説明するためのタイミングチャート、第３図は従来の周
波数−ディジタル変換回路の一例を示すブロック図であ
る。 １．５・・・・・・カウンタ回路、２．４・・・・・・
ラッチ回路群、３・・・・・・信号選択器、６・・・・
・・切換信号発生器、７・・・・・・信号切換器、８・
・・・・・基準クロック、９・・・・・・被変換信号、
１０・・・・・・切換信号、１１．１３・・・・・・リ
セット信号、１２．１４・・・・・・ラッチ信号、１５
゜１６・・・・・・信号切換出力、１７・・・・・・信
号発生回路、１８．１９・・・・・・デコーダ回路。 第１図 第２図 ＤＯ，〜Ｄル 第３図
例を゛示すブロック図、第２図は第１図における動作を
説明するためのタイミングチャート、第３図は従来の周
波数−ディジタル変換回路の一例を示すブロック図であ
る。 １．５・・・・・・カウンタ回路、２．４・・・・・・
ラッチ回路群、３・・・・・・信号選択器、６・・・・
・・切換信号発生器、７・・・・・・信号切換器、８・
・・・・・基準クロック、９・・・・・・被変換信号、
１０・・・・・・切換信号、１１．１３・・・・・・リ
セット信号、１２．１４・・・・・・ラッチ信号、１５
゜１６・・・・・・信号切換出力、１７・・・・・・信
号発生回路、１８．１９・・・・・・デコーダ回路。 第１図 第２図 ＤＯ，〜Ｄル 第３図
Claims (1)
- 被変換信号に同期した切換信号を発生する切換信号発生
器と、前記切換信号に同期して基準クロックを第１の出
力及び第２の出力に切り換えて出力する信号切換器と、
前記切換器の前記第１及び第２の出力をそれぞれクロッ
ク入力とする第１及び第２のカウンタ回路と、前記第１
及び第２のカウンタ回路の出力をそれぞれラッチする第
１及び第２のラッチ回路群と、前記第１のカウンタ回路
の出力を入力として前記第２のカウンタ回路へ与えるリ
セット信号及び前記第２のラッチ回路群へ与えるラッチ
信号を出力する第１のデコーダ回路と、前記第２のカウ
ンタ回路の出力を入力として前記第１のカウンタ回路へ
与えるリセット信号及び前記第１のラッチ回路群へ与え
るラッチ信号を出力する第２のデコーダ回路と、前記切
換信号に同期して前記第１のラッチ回路群の出力及び前
記第２のラッチ回路群の出力を選択して出力とする信号
選択器とから構成されることを特徴とする周波数−ディ
ジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5778185A JPS61216526A (ja) | 1985-03-22 | 1985-03-22 | 周波数−ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5778185A JPS61216526A (ja) | 1985-03-22 | 1985-03-22 | 周波数−ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216526A true JPS61216526A (ja) | 1986-09-26 |
| JPH0350453B2 JPH0350453B2 (ja) | 1991-08-01 |
Family
ID=13065415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5778185A Granted JPS61216526A (ja) | 1985-03-22 | 1985-03-22 | 周波数−ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216526A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102246319B1 (ko) | 2021-01-07 | 2021-05-03 | 주식회사 딥바이오 | 병리 검체에 대한 판단 결과를 제공하는 인공 뉴럴 네트워크의 학습 방법, 및 이를 수행하는 컴퓨팅 시스템 |
-
1985
- 1985-03-22 JP JP5778185A patent/JPS61216526A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350453B2 (ja) | 1991-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |