JPH05335268A - 埋め込みコンタクトの形成方法 - Google Patents
埋め込みコンタクトの形成方法Info
- Publication number
- JPH05335268A JPH05335268A JP4136912A JP13691292A JPH05335268A JP H05335268 A JPH05335268 A JP H05335268A JP 4136912 A JP4136912 A JP 4136912A JP 13691292 A JP13691292 A JP 13691292A JP H05335268 A JPH05335268 A JP H05335268A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- oxide film
- silicon substrate
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 埋め込みコンタクトの形成の際に、ゲート酸
化膜がライトエッチされるのを防止し、ゲート絶縁耐圧
特性の劣化を防止した埋め込みコンタクトの形成方法を
提供する。 【構成】 ゲート酸化膜（１３）上をポリシリコン膜
（１４）で被覆した後に、ポリシリコン膜（１４）上の
所定部分に埋め込み用コンタクトホール（１５）を形成
することにより、該コンタクトホール（１５）部分のシ
リコン基板（１１）のみをライトエッチできるようにし
た。
化膜がライトエッチされるのを防止し、ゲート絶縁耐圧
特性の劣化を防止した埋め込みコンタクトの形成方法を
提供する。 【構成】 ゲート酸化膜（１３）上をポリシリコン膜
（１４）で被覆した後に、ポリシリコン膜（１４）上の
所定部分に埋め込み用コンタクトホール（１５）を形成
することにより、該コンタクトホール（１５）部分のシ
リコン基板（１１）のみをライトエッチできるようにし
た。
Description
【０００１】
【産業上の利用分野】本発明は埋め込みコンタクトの形
成方法に関し、さらに詳しく言えば、ゲート絶縁耐圧特
性の劣化を防止した埋め込みコンタクトの形成方法に関
する。
成方法に関し、さらに詳しく言えば、ゲート絶縁耐圧特
性の劣化を防止した埋め込みコンタクトの形成方法に関
する。
【０００２】
【従来の技術】埋め込みコンタクトは、拡散層とその上
層に形成されるポリシリコン層あるいは高融点金属ポリ
サイド層とをダイレクトに接続するためのコンタクト構
造であり、高集積化されたスタティック型ＲＡＭのメモ
リセル等において広く使用されている。
層に形成されるポリシリコン層あるいは高融点金属ポリ
サイド層とをダイレクトに接続するためのコンタクト構
造であり、高集積化されたスタティック型ＲＡＭのメモ
リセル等において広く使用されている。
【０００３】図７は、埋め込みコンタクトを含む回路部
分の一例を示したパターン図面である。図において、Ｐ
型のシリコン基板（１）上にｎ型の拡散層（１１）が形
成され、このｎ型の拡散層（１１）は、高融点金属ポリ
サイド層（９）と埋め込みコンタクト（５）を介して接
続されている。高融点金属ポリサイド層（９）は他のｎ
型拡散層（１１）上に延在され、ＭＯＳトランジスタ
（Ｔ）のゲート電極をなしている。この構成によれば、
アルミニウム配線を介せずに、ｎ型の拡散層（１１）と
高融点金属ポリサイド層（９）とのダイレクトな接続が
得られので、例えばスタティック型ＲＡＭのメモリセル
に適用した場合、集積密度を大幅に向上できる利点があ
る。
分の一例を示したパターン図面である。図において、Ｐ
型のシリコン基板（１）上にｎ型の拡散層（１１）が形
成され、このｎ型の拡散層（１１）は、高融点金属ポリ
サイド層（９）と埋め込みコンタクト（５）を介して接
続されている。高融点金属ポリサイド層（９）は他のｎ
型拡散層（１１）上に延在され、ＭＯＳトランジスタ
（Ｔ）のゲート電極をなしている。この構成によれば、
アルミニウム配線を介せずに、ｎ型の拡散層（１１）と
高融点金属ポリサイド層（９）とのダイレクトな接続が
得られので、例えばスタティック型ＲＡＭのメモリセル
に適用した場合、集積密度を大幅に向上できる利点があ
る。
【０００４】図８乃至図１３は、埋め込みコンタクトの
形成方法を示す工程断面図である。各図において、図７
に示されたパターン図のＸ−Ｘ線断面およびＹ−Ｙ線断
面がそれぞれ左右に示されている。以下、図面を参照し
ながら、従来の埋め込みコンタクトの形成方法を説明す
る。 図８：Ｐ型のシリコン基板（１）上に、選択酸化法によ
ってＬＯＣＯＳ酸化膜（２）を形成し、その後熱酸化法
によってゲート酸化膜（３）を形成する。
形成方法を示す工程断面図である。各図において、図７
に示されたパターン図のＸ−Ｘ線断面およびＹ−Ｙ線断
面がそれぞれ左右に示されている。以下、図面を参照し
ながら、従来の埋め込みコンタクトの形成方法を説明す
る。 図８：Ｐ型のシリコン基板（１）上に、選択酸化法によ
ってＬＯＣＯＳ酸化膜（２）を形成し、その後熱酸化法
によってゲート酸化膜（３）を形成する。
【０００５】図９：Ｐ型シリコン基板（１）上にレジス
ト（４）を塗布し、ホトリソグラフィ技術を適用して、
埋め込みコンタクトを形成する領域のレジスト（４）を
除去する。そして、このレジスト（４）をマスクとして
ゲート酸化膜（３）を部分的にエッチングして、埋め込
み用コンタクトホール（５）を形成する。
ト（４）を塗布し、ホトリソグラフィ技術を適用して、
埋め込みコンタクトを形成する領域のレジスト（４）を
除去する。そして、このレジスト（４）をマスクとして
ゲート酸化膜（３）を部分的にエッチングして、埋め込
み用コンタクトホール（５）を形成する。
【０００６】図１０：レジスト（４）を硫酸を含む溶液
に浸すことによって除去する。この時に、埋め込み用コ
ンタクトホール（５）において露出されたシリコン基板
（１）表面に数１０Åの膜厚の薄い酸化膜（６）が形成
される。薄い酸化膜（６）は、シリコン基板（１）の露
出面を空気中に晒した場合でも、いわゆる自然酸化膜と
して形成される。
に浸すことによって除去する。この時に、埋め込み用コ
ンタクトホール（５）において露出されたシリコン基板
（１）表面に数１０Åの膜厚の薄い酸化膜（６）が形成
される。薄い酸化膜（６）は、シリコン基板（１）の露
出面を空気中に晒した場合でも、いわゆる自然酸化膜と
して形成される。
【０００７】図１１：この埋め込み用コンタクトホール
（５）に形成された薄い酸化膜（６）は、埋め込みコン
タクトのオーミック接続の妨げとなるので、希釈したＨ
Ｆ系の溶液でライトエッチすることによって除去する。 図１２：Ｐ型のシリコン基板（１）上の全面に、減圧Ｃ
ＶＤ法によってポリシリコン膜（７）を堆積し、その後
ＰＯＣｌ3を拡散ソースとして、ポリシリコン膜（７）
中にリンを拡散する。次に、ポリシリコン膜（７）上に
タングステン・シリサイド等の高融点金属シリサイド膜
（８）を減圧ＣＶＤ法によって堆積する。これにより、
ポリシリコン膜（７）と高融点金属シリサイド膜（８）
とを積層した高融点金属ポリサイド膜（９）が形成され
る。ポリシリコン膜（７）中に拡散されたリンは、上記
の拡散、ＣＶＤ工程によって、埋め込み用コンタクトホ
ール（５）からシリコン基板（１）にまで熱拡散され、
ｎ型のリンドープ層（１０）が形成される。
（５）に形成された薄い酸化膜（６）は、埋め込みコン
タクトのオーミック接続の妨げとなるので、希釈したＨ
Ｆ系の溶液でライトエッチすることによって除去する。 図１２：Ｐ型のシリコン基板（１）上の全面に、減圧Ｃ
ＶＤ法によってポリシリコン膜（７）を堆積し、その後
ＰＯＣｌ3を拡散ソースとして、ポリシリコン膜（７）
中にリンを拡散する。次に、ポリシリコン膜（７）上に
タングステン・シリサイド等の高融点金属シリサイド膜
（８）を減圧ＣＶＤ法によって堆積する。これにより、
ポリシリコン膜（７）と高融点金属シリサイド膜（８）
とを積層した高融点金属ポリサイド膜（９）が形成され
る。ポリシリコン膜（７）中に拡散されたリンは、上記
の拡散、ＣＶＤ工程によって、埋め込み用コンタクトホ
ール（５）からシリコン基板（１）にまで熱拡散され、
ｎ型のリンドープ層（１０）が形成される。
【０００８】図１３：高融点金属ポリサイド膜（９）の
不要部分をホトエッチングによって選択的に除去し、そ
の後高融点金属ポリサイド膜（９）マスクとして、シリ
コン基板（１１）の上方からヒ素イオンをイオン注入し
て、ｎ型の拡散層（１１）を形成する。これにより、ｎ
型のリンドープ層（１０）とｎ型の拡散層（１１）とは
接続されるので、高融点金属ポリサイド膜（９）とｎ型
の拡散層（１１）との接続がなされ、図７のパターン図
に対応した埋め込みコンタクト構造が完成する。
不要部分をホトエッチングによって選択的に除去し、そ
の後高融点金属ポリサイド膜（９）マスクとして、シリ
コン基板（１１）の上方からヒ素イオンをイオン注入し
て、ｎ型の拡散層（１１）を形成する。これにより、ｎ
型のリンドープ層（１０）とｎ型の拡散層（１１）とは
接続されるので、高融点金属ポリサイド膜（９）とｎ型
の拡散層（１１）との接続がなされ、図７のパターン図
に対応した埋め込みコンタクト構造が完成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た工程を含んで製造されたスタティック型ＲＡＭにあっ
ては、ＭＯＳトランジスタのゲート絶縁耐圧特性が悪い
という問題点があった。具体的には、Ｃモード（耐圧０
Ｖ）の増加、ＴＤＤＢ特性の劣化が見られる。この原因
は以下の点にあると考えられる。すなわち、埋め込み用
コンタクトホール（５）に形成された薄い酸化膜（６）
を除去するためにライトエッチする際に、同時にＭＯＳ
トランジスタのゲート酸化膜（３）もライトエッチされ
る（図１１参照）。このため、ゲート酸化膜（３）にピ
ンホール等の欠陥が発生し易くなるのである。
た工程を含んで製造されたスタティック型ＲＡＭにあっ
ては、ＭＯＳトランジスタのゲート絶縁耐圧特性が悪い
という問題点があった。具体的には、Ｃモード（耐圧０
Ｖ）の増加、ＴＤＤＢ特性の劣化が見られる。この原因
は以下の点にあると考えられる。すなわち、埋め込み用
コンタクトホール（５）に形成された薄い酸化膜（６）
を除去するためにライトエッチする際に、同時にＭＯＳ
トランジスタのゲート酸化膜（３）もライトエッチされ
る（図１１参照）。このため、ゲート酸化膜（３）にピ
ンホール等の欠陥が発生し易くなるのである。
【００１０】本発明は、上述した課題に鑑みてなされた
ものであり、ＭＯＳトランジスタのゲート酸化膜（３）
がライトエッチされない樣に、形成工程を変更すること
により、ゲート絶縁耐圧特性の劣化を防止した埋め込み
コンタクトの形成方法を提供することを目的としてい
る。
ものであり、ＭＯＳトランジスタのゲート酸化膜（３）
がライトエッチされない樣に、形成工程を変更すること
により、ゲート絶縁耐圧特性の劣化を防止した埋め込み
コンタクトの形成方法を提供することを目的としてい
る。
【００１１】
【課題を解決するための手段】本発明はゲート酸化膜
（１３）上をポリシリコン膜（１４）で被覆した後に、
ポリシリコン膜（１４）上の所定部分に埋め込み用のコ
ンタクトホール（１５）を形成することにより、該コン
タクトホール（１５）部分のシリコン基板（１１）のみ
をライトエッチできるようにした点を主な特徴としてい
る。
（１３）上をポリシリコン膜（１４）で被覆した後に、
ポリシリコン膜（１４）上の所定部分に埋め込み用のコ
ンタクトホール（１５）を形成することにより、該コン
タクトホール（１５）部分のシリコン基板（１１）のみ
をライトエッチできるようにした点を主な特徴としてい
る。
【００１２】
【作用】上述の手段によれば、ライトエッチ時にはゲー
ト絶縁膜（１３）上をポリシリコン膜（１４）で被覆し
ているので、ゲート酸化膜（１３）がライトエッチを受
けることがない。したがって、ゲート酸化膜（１３）に
ピンホール等の欠陥が発生するのが防止されるので、ゲ
ート絶縁耐圧特性を向上することができる。
ト絶縁膜（１３）上をポリシリコン膜（１４）で被覆し
ているので、ゲート酸化膜（１３）がライトエッチを受
けることがない。したがって、ゲート酸化膜（１３）に
ピンホール等の欠陥が発生するのが防止されるので、ゲ
ート絶縁耐圧特性を向上することができる。
【００１３】
【実施例】次に、本発明の実施例を図１乃至図６を参照
して説明する。図１乃至図６は、本発明の埋め込みコン
タクトの形成方法を示す工程断面図である。各図におい
て、図７に示されたパターン図のＸ−Ｘ線断面およびＹ
−Ｙ線断面がそれぞれ左右に示されている。
して説明する。図１乃至図６は、本発明の埋め込みコン
タクトの形成方法を示す工程断面図である。各図におい
て、図７に示されたパターン図のＸ−Ｘ線断面およびＹ
−Ｙ線断面がそれぞれ左右に示されている。
【００１４】図１：Ｐ型のシリコン基板（１１）上に、
選択酸化法によって約５０００Åの膜厚を有するＬＯＣ
ＯＳ酸化膜（１２）を形成し、その後熱酸化法によって
１５０Å〜２００Åの膜厚を有するゲート酸化膜（１
３）を形成する。 図２：Ｐ型のシリコン基板（１１）上方から、減圧ＣＶ
Ｄ法により、ポリシリコン膜（１４）を１０００Å〜２
０００Åの膜厚となるように堆積する。
選択酸化法によって約５０００Åの膜厚を有するＬＯＣ
ＯＳ酸化膜（１２）を形成し、その後熱酸化法によって
１５０Å〜２００Åの膜厚を有するゲート酸化膜（１
３）を形成する。 図２：Ｐ型のシリコン基板（１１）上方から、減圧ＣＶ
Ｄ法により、ポリシリコン膜（１４）を１０００Å〜２
０００Åの膜厚となるように堆積する。
【００１５】図３：ホトエッチングにより、ポリシリコ
ン膜（１４）およびゲート酸化膜（１３）を順次、選択
的に除去して、埋め込み用のコンタクトホール（１５）
を形成する。これを平面的に見ると、図７における破線
で囲まれた矩形の部分にコンタクトホール（１５）が形
成されることになる。この後は、ＰＯＣｌ3を拡散ソー
スとした拡散法によって、リンをポリシリコン膜（１
４）に拡散すると共に、コンタクトホール（１５）を通
してリンを直接シリコン基板（１１）中に拡散し、ｎ型
のリンドープ層（１６）を形成する。ここで、従来例で
はポリシリコン膜（７）中にいったん拡散されたリン
が、シリコン基板（１１）中に拡散される点で異なって
おり、本発明によれば、従来例よりも深いリンドープ層
（１６）を形成できる利点がある。これは、後の工程で
形成されるｎ型の拡散層（１９）との接続を得る上で有
利である。なお、拡散ソ−スとしてはリンに限らず、ｎ
型不純物であれば他の不純物（例えば、ヒ素）であって
も構わない。また、ｎ型不純物の導入方法はとしては、
イオン注入法を適用することもできる。
ン膜（１４）およびゲート酸化膜（１３）を順次、選択
的に除去して、埋め込み用のコンタクトホール（１５）
を形成する。これを平面的に見ると、図７における破線
で囲まれた矩形の部分にコンタクトホール（１５）が形
成されることになる。この後は、ＰＯＣｌ3を拡散ソー
スとした拡散法によって、リンをポリシリコン膜（１
４）に拡散すると共に、コンタクトホール（１５）を通
してリンを直接シリコン基板（１１）中に拡散し、ｎ型
のリンドープ層（１６）を形成する。ここで、従来例で
はポリシリコン膜（７）中にいったん拡散されたリン
が、シリコン基板（１１）中に拡散される点で異なって
おり、本発明によれば、従来例よりも深いリンドープ層
（１６）を形成できる利点がある。これは、後の工程で
形成されるｎ型の拡散層（１９）との接続を得る上で有
利である。なお、拡散ソ−スとしてはリンに限らず、ｎ
型不純物であれば他の不純物（例えば、ヒ素）であって
も構わない。また、ｎ型不純物の導入方法はとしては、
イオン注入法を適用することもできる。
【００１６】前記の拡散工程において、リンドープ層
（１６）の表面にはリンを含む薄い酸化膜が形成され
る。そこで、希釈したＨＦ系の溶液を用いて、この薄い
酸化膜を除去するためのライトエッチを行う。しかし、
この場合ゲート酸化膜（１３）上は、ポリシリコン膜
（１４）によって被覆されているので、従来例とは異な
り、ゲート酸化膜（１３）がライトエッチを受けること
はない。
（１６）の表面にはリンを含む薄い酸化膜が形成され
る。そこで、希釈したＨＦ系の溶液を用いて、この薄い
酸化膜を除去するためのライトエッチを行う。しかし、
この場合ゲート酸化膜（１３）上は、ポリシリコン膜
（１４）によって被覆されているので、従来例とは異な
り、ゲート酸化膜（１３）がライトエッチを受けること
はない。
【００１７】図４：減圧ＣＶＤ法によって、タングステ
ン・シリサイド膜等の高融点金属シリサイド膜（１７）
をポリシリコン膜（１４）およびｎ型のリンドープ層
（１６）の上に形成する。これにより、ポリシリコン膜
（１４）と高融点金属シリサイド（１７）とを積層し
た、低抵抗の高融点金属ポリサイド膜（１８）が形成さ
れる。ここで、埋め込み用のコンタクトホール（１５）
においては、高融点金属シリサイド（１７）が直接シリ
コン基板（１１）に接しており、この部分において合金
化反応が起こり、ｎ型のリンドープ層（１６）と高融点
金属シリサイド（１７）との間でオーミックな接続が得
られる。
ン・シリサイド膜等の高融点金属シリサイド膜（１７）
をポリシリコン膜（１４）およびｎ型のリンドープ層
（１６）の上に形成する。これにより、ポリシリコン膜
（１４）と高融点金属シリサイド（１７）とを積層し
た、低抵抗の高融点金属ポリサイド膜（１８）が形成さ
れる。ここで、埋め込み用のコンタクトホール（１５）
においては、高融点金属シリサイド（１７）が直接シリ
コン基板（１１）に接しており、この部分において合金
化反応が起こり、ｎ型のリンドープ層（１６）と高融点
金属シリサイド（１７）との間でオーミックな接続が得
られる。
【００１８】図５：高融点金属ポリサイド膜（１８）の
不要部分をホトエッチングによって選択的に除去する。 図６：その後、高融点金属ポリサイド膜（１８）マスク
として、シリコン基板（１１）の上方からヒ素イオンを
イオン注入して、ｎ型の拡散層（１９）を形成する。さ
らに、必要な熱処理を行うことによりｎ型のリンドープ
層（１６）とｎ型の拡散層（１９）とは接続されるの
で、結局、高融点金属ポリサイド膜（１８）とｎ型の拡
散層（１９）との間の接続がなされ、図７のパターン図
に対応した埋め込みコンタクト構造が完成する。
不要部分をホトエッチングによって選択的に除去する。 図６：その後、高融点金属ポリサイド膜（１８）マスク
として、シリコン基板（１１）の上方からヒ素イオンを
イオン注入して、ｎ型の拡散層（１９）を形成する。さ
らに、必要な熱処理を行うことによりｎ型のリンドープ
層（１６）とｎ型の拡散層（１９）とは接続されるの
で、結局、高融点金属ポリサイド膜（１８）とｎ型の拡
散層（１９）との間の接続がなされ、図７のパターン図
に対応した埋め込みコンタクト構造が完成する。
【００１９】このように、本発明によれば、ゲート酸化
膜（１３）上をポリシリコン膜（１４）で被覆した後
に、ポリシリコン膜（１４）上の所定部分に埋め込み用
のコンタクトホール（１５）を形成しているので、埋め
込み用のコンタクトホール（１５）のシリコン基板（１
１）の表面に形成される薄い酸化膜を除去するためのラ
イトエッチを施しても、ゲート酸化膜（１３）がライト
エッチのエッチャントに晒されることはない。これによ
り、ゲート酸化膜（１３）にピンホール等の欠陥が発生
するのが防止され、依ってゲート絶縁耐圧特性を向上す
ることができる。
膜（１３）上をポリシリコン膜（１４）で被覆した後
に、ポリシリコン膜（１４）上の所定部分に埋め込み用
のコンタクトホール（１５）を形成しているので、埋め
込み用のコンタクトホール（１５）のシリコン基板（１
１）の表面に形成される薄い酸化膜を除去するためのラ
イトエッチを施しても、ゲート酸化膜（１３）がライト
エッチのエッチャントに晒されることはない。これによ
り、ゲート酸化膜（１３）にピンホール等の欠陥が発生
するのが防止され、依ってゲート絶縁耐圧特性を向上す
ることができる。
【００２０】
【発明の効果】本発明によれば、ゲート酸化膜（１３）
上をポリシリコン膜（１４）で被覆した後に、ポリシリ
コン膜（１４）上の所定部分に埋め込み用のコンタクト
ホール（１５）を形成しているので、薄い酸化膜を除去
するためのライトエッチを施しても、ゲート酸化膜（１
３）がライトエッチされることはない。これにより、ゲ
ート絶縁耐圧特性を向上し、高信頼性の半導体集積回路
を製造することが可能となる。
上をポリシリコン膜（１４）で被覆した後に、ポリシリ
コン膜（１４）上の所定部分に埋め込み用のコンタクト
ホール（１５）を形成しているので、薄い酸化膜を除去
するためのライトエッチを施しても、ゲート酸化膜（１
３）がライトエッチされることはない。これにより、ゲ
ート絶縁耐圧特性を向上し、高信頼性の半導体集積回路
を製造することが可能となる。
【００２１】さらに、本発明によれば製造工程を増加す
ることなく、ゲート絶縁耐圧特性を向上できる利点も有
している。特に、大容量のスタティック型ＲＡＭのメモ
リセルの製造に好適である。
ることなく、ゲート絶縁耐圧特性を向上できる利点も有
している。特に、大容量のスタティック型ＲＡＭのメモ
リセルの製造に好適である。
【図１】本発明の実施例に係る埋め込みコンタクトの形
成方法を示す第１の断面図である。
成方法を示す第１の断面図である。
【図２】本発明の実施例に係る埋め込みコンタクトの形
成方法を示す第２の断面図である
成方法を示す第２の断面図である
【図３】本発明の実施例に係る埋め込みコンタクトの形
成方法を示す第３の断面図である。
成方法を示す第３の断面図である。
【図４】本発明の実施例に係る埋め込みコンタクトの形
成方法を示す第４の断面図である。
成方法を示す第４の断面図である。
【図５】本発明の実施例に係る埋め込みコンタクトの形
成方法を示す第５の断面図である。
成方法を示す第５の断面図である。
【図６】本発明の実施例に係る埋め込みコンタクトの形
成方法を示す第６の断面図である。
成方法を示す第６の断面図である。
【図７】埋め込みコンタクトを含む回路部分の一例を示
したパターン図面である。
したパターン図面である。
【図８】従来例に係る埋め込みコンタクトの形成方法を
示す第１の断面図である。
示す第１の断面図である。
【図９】従来例に係る埋め込みコンタクトの形成方法を
示す第２の断面図である。
示す第２の断面図である。
【図１０】従来例に係る埋め込みコンタクトの形成方法
を示す第３の断面図である。
を示す第３の断面図である。
【図１１】従来例に係る埋め込みコンタクトの形成方法
を示す第４の断面図である。
を示す第４の断面図である。
【図１２】従来例に係る埋め込みコンタクトの形成方法
を示す第５の断面図である。
を示す第５の断面図である。
【図１３】従来例に係る埋め込みコンタクトの形成方法
を示す第６の断面図である。
を示す第６の断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784
Claims (2)
- 【請求項１】 一導電型のシリコン基板上に選択酸化法
により、ＬＯＣＯＳ酸化膜を形成する工程と、 熱酸化法により前記シリコン基板上にゲート絶縁膜を形
成する工程と、 前記ＬＯＣＯＳ酸化膜およびゲート酸化膜上にポリシリ
コン膜を形成する工程と、 前記ポリシリコン膜上に埋め込み用のコンタクトホール
を形成する工程と、 前記ポリシリコン膜にリンを拡散すると共に、前記コン
タクトホールからシリコン基板に逆導電型の不純物を導
入し、該シリコン基板表面に逆導電型の不純物ドープ層
を形成する工程と、 前記逆導電型の不純物ドープ層に形成された薄い酸化膜
を除去するためのライトエッチを行う工程と、 前記ポリシリコン膜および逆導電型の不純物ドープ層上
に高融点金属シリサイド膜を形成する工程と、 前記ポリシリコン膜および高融点金属シリサイド膜の不
要部分を除去する工程と、 前記ポリシリコン膜および高融点金属シリサイド膜をマ
スクとして、逆導電型の不純物を前記シリコン基板にイ
オン注入し、前記逆導電型の不純物ドープ層と接続する
逆導電型の拡散層を形成する工程とを有することを特徴
とする埋め込みコンタクトの形成方法。 - 【請求項２】 前記高融点金属シリサイド膜が、タング
ステン・シリサイド膜であることを特徴とする請求項１
記載の埋め込みコンタクトの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136912A JPH05335268A (ja) | 1992-05-28 | 1992-05-28 | 埋め込みコンタクトの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136912A JPH05335268A (ja) | 1992-05-28 | 1992-05-28 | 埋め込みコンタクトの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335268A true JPH05335268A (ja) | 1993-12-17 |
Family
ID=15186483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136912A Pending JPH05335268A (ja) | 1992-05-28 | 1992-05-28 | 埋め込みコンタクトの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335268A (ja) |
-
1992
- 1992-05-28 JP JP4136912A patent/JPH05335268A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4935378A (en) | Method for manufacturing a semiconductor device having more than two conductive layers | |
| JPH0528899B2 (ja) | ||
| KR100287009B1 (ko) | 폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법 | |
| US4322881A (en) | Method for manufacturing semiconductor memory devices | |
| US6352891B1 (en) | Method of manufacturing semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability | |
| JPH06163578A (ja) | 接続孔形成法 | |
| JPH05283649A (ja) | 半導体装置の製造方法 | |
| JPH06333944A (ja) | 半導体装置 | |
| JPH1098009A (ja) | 半導体素子の配線構造及び製造方法 | |
| US6143595A (en) | Method for forming buried contact | |
| JPH05335268A (ja) | 埋め込みコンタクトの形成方法 | |
| KR100291415B1 (ko) | 반도체장치의콘택형성방법 | |
| JP2924076B2 (ja) | 半導体メモリ | |
| JPH10289983A (ja) | 半導体装置の配線形成方法 | |
| KR100325469B1 (ko) | 반도체장치의금속배선시콘택부형성방법및그구조 | |
| JPH0227737A (ja) | 半導体装置の製造方法 | |
| JPH07230968A (ja) | 半導体装置の製造方法 | |
| JP3018410B2 (ja) | 半導体集積回路装置 | |
| JP2790514B2 (ja) | 半導体装置の製造方法 | |
| JPH0637108A (ja) | 半導体装置の製造方法 | |
| US6858544B2 (en) | Method for forming bit line of semiconductor device | |
| KR0147636B1 (ko) | 얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법 | |
| JP2755226B2 (ja) | 半導体装置の製造方法 | |
| JPH03241827A (ja) | 半導体装置の製造方法 | |
| JPH06140420A (ja) | 半導体装置の製造方法 |