JPH05315363A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH05315363A JPH05315363A JP11465092A JP11465092A JPH05315363A JP H05315363 A JPH05315363 A JP H05315363A JP 11465092 A JP11465092 A JP 11465092A JP 11465092 A JP11465092 A JP 11465092A JP H05315363 A JPH05315363 A JP H05315363A
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Abstract
(57)【要約】
【目的】 自己整合プロセスにおいてゲート長が短いＦ
ＥＴでもキンクのないゲート耐圧に優れた特性を得るこ
とのできる半導体装置の製造方法を提供する。 【構成】 アニールを行う工程の前に、パッド部５領域
まで引き出したパターンに高融点金属薄膜３を形成して
パッド部５を含む領域にゲート電極４を形成する工程を
含むようにし、アニール時にゲート電極４端にかかる応
力を小さくし、ゲート電極４端の基板１表面に点欠陥や
線欠陥が発生してゲートリーク電流の増加やゲート耐圧
の劣化が起こることを防止する。
ＥＴでもキンクのないゲート耐圧に優れた特性を得るこ
とのできる半導体装置の製造方法を提供する。 【構成】 アニールを行う工程の前に、パッド部５領域
まで引き出したパターンに高融点金属薄膜３を形成して
パッド部５を含む領域にゲート電極４を形成する工程を
含むようにし、アニール時にゲート電極４端にかかる応
力を小さくし、ゲート電極４端の基板１表面に点欠陥や
線欠陥が発生してゲートリーク電流の増加やゲート耐圧
の劣化が起こることを防止する。
Description
【０００１】
【産業上の利用分野】この発明は、化合物半導体装置の
製造方法に関するもので、特にＧａＡｓ等のIII−Ｖ族
化合物半導体の電界効果トランジスタ（以下ＭＥＳ−Ｆ
ＥＴと記す）の製造方法に関するものである。
製造方法に関するもので、特にＧａＡｓ等のIII−Ｖ族
化合物半導体の電界効果トランジスタ（以下ＭＥＳ−Ｆ
ＥＴと記す）の製造方法に関するものである。
【０００２】
【従来の技術】近年、ＧａＡｓ等の化合物半導体を用い
たＭＥＳ−ＦＥＴの開発が盛んに行なわれている。Ｇａ
ＡｓＭＥＳ−ＦＥＴにおいては特性の高性能化、均一化
のために自己整合プロセスが一般的に用いられている。
この自己整合プロセスはイオン注入法を用いてソース・
ドレイン抵抗を下げるために、高融点金属からなるゲー
ト電極を形成して、そのゲート電極をマスクとしてゲー
ト電極の両側に自己整合でキャリア濃度が高いソースド
レイン領域を形成する方法である。
たＭＥＳ−ＦＥＴの開発が盛んに行なわれている。Ｇａ
ＡｓＭＥＳ−ＦＥＴにおいては特性の高性能化、均一化
のために自己整合プロセスが一般的に用いられている。
この自己整合プロセスはイオン注入法を用いてソース・
ドレイン抵抗を下げるために、高融点金属からなるゲー
ト電極を形成して、そのゲート電極をマスクとしてゲー
ト電極の両側に自己整合でキャリア濃度が高いソースド
レイン領域を形成する方法である。
【０００３】ＧａＡｓＭＥＳ−ＦＥＴの従来の製造方法
を図１０および図１１に示す。図における（ａ1)〜（ｆ
1)は断面図、（ａ2)〜（ｆ2)は平面図を示す。まず、半
絶縁性ＧａＡｓ基板３１にＳｉの選択イオン注入を行い
ｎ型注入領域３２を形成し、全面に高融点金属３３例え
ばＷＳｉをスパッタで形成する（図１０（ａ1)
（ａ2)）。
を図１０および図１１に示す。図における（ａ1)〜（ｆ
1)は断面図、（ａ2)〜（ｆ2)は平面図を示す。まず、半
絶縁性ＧａＡｓ基板３１にＳｉの選択イオン注入を行い
ｎ型注入領域３２を形成し、全面に高融点金属３３例え
ばＷＳｉをスパッタで形成する（図１０（ａ1)
（ａ2)）。
【０００４】次に、所望のゲートパターンに高融点金属
３３を加工してゲート電極３４を形成する（図１０（ｂ
1)（ｂ2)）。次に、ゲート電極３４をマスクとしてＳｉ
の選択イオン注入を行い高濃度ｎ型注入領域３５をゲー
ト電極３４に対して自己整合で形成する（図１０（ｃ1)
（ｃ 2)）。
３３を加工してゲート電極３４を形成する（図１０（ｂ
1)（ｂ2)）。次に、ゲート電極３４をマスクとしてＳｉ
の選択イオン注入を行い高濃度ｎ型注入領域３５をゲー
ト電極３４に対して自己整合で形成する（図１０（ｃ1)
（ｃ 2)）。
【０００５】次に、注入層の活性化のためアニール保護
膜３６例えばＳｉＯ2 を全面に形成して８２０℃、２０
分間のアニールを行う（図１０（ｄ1)（ｄ2)）。最後に
アニール膜３６を除去してソースドレイン電極３７を形
成する（図１１（ｅ1)（ｅ2)）。その後、パッド電極３
８を形成してＧａＡｓＭＥＳ−ＦＥＴを完成する（図１
１（ｆ1)（ｆ2)）。
膜３６例えばＳｉＯ2 を全面に形成して８２０℃、２０
分間のアニールを行う（図１０（ｄ1)（ｄ2)）。最後に
アニール膜３６を除去してソースドレイン電極３７を形
成する（図１１（ｅ1)（ｅ2)）。その後、パッド電極３
８を形成してＧａＡｓＭＥＳ−ＦＥＴを完成する（図１
１（ｆ1)（ｆ2)）。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の製造方法では、ゲート電極３４を形成後にアニ
ールするため、ゲート電極材料とＧａＡｓ基板の熱膨張
係数の違いにより、応力が発生する。その応力は特にゲ
ート電極３４端で最も大きくなり、ゲート電極３４端の
ＧａＡｓ表面に点欠陥や線欠陥が発生して、ＦＥＴ静特
性のキンク発生やゲートリーク電流の増加、ゲート耐圧
の劣化を生じさせるという問題点があった。
た従来の製造方法では、ゲート電極３４を形成後にアニ
ールするため、ゲート電極材料とＧａＡｓ基板の熱膨張
係数の違いにより、応力が発生する。その応力は特にゲ
ート電極３４端で最も大きくなり、ゲート電極３４端の
ＧａＡｓ表面に点欠陥や線欠陥が発生して、ＦＥＴ静特
性のキンク発生やゲートリーク電流の増加、ゲート耐圧
の劣化を生じさせるという問題点があった。
【０００７】このＦＥＴゲートリーク電流や、ゲート耐
圧はゲート長によって異なる。例えば、ゲート幅が２０
０μｍでゲート長が１μｍまたは１００μｍのＦＥＴの
ショットキー逆方向特性は、図１２に示すように（同図
（ａ）はゲート長が１μｍの場合を示し、同図（ｂ）は
１００μｍの場合を示す。）、ゲート長が１μｍのＦＥ
Ｔでは耐圧が低くなっている。これはゲート電極下での
応力のかかり具合の違いによるものと考えられる。
圧はゲート長によって異なる。例えば、ゲート幅が２０
０μｍでゲート長が１μｍまたは１００μｍのＦＥＴの
ショットキー逆方向特性は、図１２に示すように（同図
（ａ）はゲート長が１μｍの場合を示し、同図（ｂ）は
１００μｍの場合を示す。）、ゲート長が１μｍのＦＥ
Ｔでは耐圧が低くなっている。これはゲート電極下での
応力のかかり具合の違いによるものと考えられる。
【０００８】したがって、この発明の目的は、自己整合
プロセスにおいてゲート長が短いＦＥＴでもキンクのな
いゲート耐圧に優れた特性を得ることができる化合物半
導体装置の製造方法を提供することである。
プロセスにおいてゲート長が短いＦＥＴでもキンクのな
いゲート耐圧に優れた特性を得ることができる化合物半
導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】請求項１記載の化合物半
導体装置の製造方法は、化合物半導体基板にイオン注入
により活性層を形成する工程と、化合物半導体基板の全
面に高融点金属膜を形成する工程と、高融点金属膜を加
工しゲート電極を活性層上以外の化合物半導体基板上の
パッド部まで形成する工程と、ゲート電極の両側に高濃
度注入領域を形成する工程と、注入イオンの活性化を行
なうためのアニールを行う工程を含むことを特徴とす
る。
導体装置の製造方法は、化合物半導体基板にイオン注入
により活性層を形成する工程と、化合物半導体基板の全
面に高融点金属膜を形成する工程と、高融点金属膜を加
工しゲート電極を活性層上以外の化合物半導体基板上の
パッド部まで形成する工程と、ゲート電極の両側に高濃
度注入領域を形成する工程と、注入イオンの活性化を行
なうためのアニールを行う工程を含むことを特徴とす
る。
【００１０】請求項２記載の化合物半導体装置の製造方
法は、化合物半導体基板にイオン注入により活性層を形
成する工程と、化合物半導体基板の全面に高融点金属膜
を形成する工程と、高融点金属膜を所望のゲート電極お
よびゲート電極から引き出した領域に形成する工程と、
ゲート電極の両側に高濃度注入領域を形成する工程と、
注入イオンの活性化を行なうためのアニールを行う工程
と、ゲート電極から領域から引き出した領域の高融点金
属膜を除去してゲート電極以外の半導体基板表面を露出
する工程を含むことを特徴とする。
法は、化合物半導体基板にイオン注入により活性層を形
成する工程と、化合物半導体基板の全面に高融点金属膜
を形成する工程と、高融点金属膜を所望のゲート電極お
よびゲート電極から引き出した領域に形成する工程と、
ゲート電極の両側に高濃度注入領域を形成する工程と、
注入イオンの活性化を行なうためのアニールを行う工程
と、ゲート電極から領域から引き出した領域の高融点金
属膜を除去してゲート電極以外の半導体基板表面を露出
する工程を含むことを特徴とする。
【００１１】請求項３記載の化合物半導体装置の製造方
法は、化合物半導体基板にイオン注入により活性層を形
成する工程と、化合物半導体基板の全面に第１の高融点
金属膜を形成して所望の高融点ゲート電極を形成する工
程と、高融点ゲート電極の両側に高濃度注入領域を形成
する工程と、全面にアニール保護膜を形成する工程と、
高融点ゲート電極上のアニール保護膜の一部に開口部を
形成する工程と、全面に第２の高融点金属膜を形成する
工程と、注入イオンの活性化を行なうためのアニールを
行う工程と、第２の高融点金属膜を除去する工程を含む
ことを特徴とする。
法は、化合物半導体基板にイオン注入により活性層を形
成する工程と、化合物半導体基板の全面に第１の高融点
金属膜を形成して所望の高融点ゲート電極を形成する工
程と、高融点ゲート電極の両側に高濃度注入領域を形成
する工程と、全面にアニール保護膜を形成する工程と、
高融点ゲート電極上のアニール保護膜の一部に開口部を
形成する工程と、全面に第２の高融点金属膜を形成する
工程と、注入イオンの活性化を行なうためのアニールを
行う工程と、第２の高融点金属膜を除去する工程を含む
ことを特徴とする。
【００１２】
【作用】請求項１、２、３の構成によれば、アニールを
行う工程の前に、高融点金属薄膜をゲート電極部のみの
小面積でなくパッド部領域やゲート電極より引き出した
領域にも形成する工程、またはゲート電極上部より取り
出した領域に大面積で形成する工程が行われているた
め、アニール時にゲート電極端にかかる応力が小さくな
り、ゲート電極端の化合物基板表面に点欠陥や線欠陥が
発生してゲートリーク電流の増加やゲート耐圧の劣化が
起こることを防止できるので、短ゲート長ＦＥＴを自己
整合プロセスによって形成する際にＦＥＴ静特性にキン
クが発生することなく、ゲート耐圧に優れた特性を得る
ことができる。
行う工程の前に、高融点金属薄膜をゲート電極部のみの
小面積でなくパッド部領域やゲート電極より引き出した
領域にも形成する工程、またはゲート電極上部より取り
出した領域に大面積で形成する工程が行われているた
め、アニール時にゲート電極端にかかる応力が小さくな
り、ゲート電極端の化合物基板表面に点欠陥や線欠陥が
発生してゲートリーク電流の増加やゲート耐圧の劣化が
起こることを防止できるので、短ゲート長ＦＥＴを自己
整合プロセスによって形成する際にＦＥＴ静特性にキン
クが発生することなく、ゲート耐圧に優れた特性を得る
ことができる。
【００１３】
【実施例】以下、この発明の化合物半導体装置の製造方
法の実施例について図面を参照しながら説明する。 〔第１の実施例〕この発明の第１の実施例である化合物
半導体装置の製造工程を図１および図２に示す。両図に
おける（ａ1)〜（ｆ1)は断面図、（ａ2)〜（ｆ2)は平面
図を示す。まず、半絶縁性ＧａＡｓ基板１にＳｉの選択
イオン注入を行い活性層２を形成し、基板１全面に高融
点金属膜３例えばＷＳｉをスパッタで形成する（図１
（ａ 1)（ａ2)）。
法の実施例について図面を参照しながら説明する。 〔第１の実施例〕この発明の第１の実施例である化合物
半導体装置の製造工程を図１および図２に示す。両図に
おける（ａ1)〜（ｆ1)は断面図、（ａ2)〜（ｆ2)は平面
図を示す。まず、半絶縁性ＧａＡｓ基板１にＳｉの選択
イオン注入を行い活性層２を形成し、基板１全面に高融
点金属膜３例えばＷＳｉをスパッタで形成する（図１
（ａ 1)（ａ2)）。
【００１４】次に、ゲートパターンをパッド部５まで引
き出したパターンに前記高融点金属膜３を加工しゲート
長１μｍのゲート電極４を形成する（図１（ｂ1)
（ｂ2)）。このときのパッド部５の大きさは８０μｍ角
にする。次に、ゲート電極４をマスクとしてＳｉの選択
イオン注入を行い高濃度注入領域６をゲート電極４に対
して自己整合で形成する（図１（ｃ1)（ｃ2)）。
き出したパターンに前記高融点金属膜３を加工しゲート
長１μｍのゲート電極４を形成する（図１（ｂ1)
（ｂ2)）。このときのパッド部５の大きさは８０μｍ角
にする。次に、ゲート電極４をマスクとしてＳｉの選択
イオン注入を行い高濃度注入領域６をゲート電極４に対
して自己整合で形成する（図１（ｃ1)（ｃ2)）。
【００１５】次に、注入層の活性化のためアニール保護
膜７例えばＳｉＯ2 を基板１全面に形成して８２０℃、
２０分間のアニールを行う（図１（ｄ1)（ｄ2)）。次
に、アニール保護膜７を除去してソースドレイン電極８
を形成する（図１（ｅ1)（ｅ2)）。その後、パッド電極
９を形成してＧａＡｓＭＥＳ−ＦＥＴを完成する（図２
（ｆ1)（ｆ2)）。
膜７例えばＳｉＯ2 を基板１全面に形成して８２０℃、
２０分間のアニールを行う（図１（ｄ1)（ｄ2)）。次
に、アニール保護膜７を除去してソースドレイン電極８
を形成する（図１（ｅ1)（ｅ2)）。その後、パッド電極
９を形成してＧａＡｓＭＥＳ−ＦＥＴを完成する（図２
（ｆ1)（ｆ2)）。
【００１６】第１の実施例ではゲート電極４をパッド電
極９まで引き出して大面積にする工程を含むため、従来
例のような小面積のゲート電極と比べると、活性層上の
ゲート電極４の形状は同じであるにもかかわらずアニー
ル時の応力のかかり方が異なることになって特性に差が
生じる。図３（ａ）は、上記実施例によって製造された
ＭＥＳ−ＦＥＴの静特性を示す。このＦＥＴはしきい値
電圧−１．０Ｖのものでゲートソース電圧を０Ｖから−
１．２Ｖまで０．２Ｖステップで変化させたときの特性
である。従来例における特性を示す同図（ｂ）では、ゲ
ートソース電圧を−１．０Ｖ、ドレイン電圧４Ｖ付近に
キンクが現れているが、この実施例ではキンクは現れ
ず、良好な特性となっている。 〔第２の実施例〕この発明の第２の実施例である化合物
半導体装置の製造工程を図４および図５に示す。両図に
おける（ａ1)〜（ｆ1)は断面図、（ａ2)〜（ｆ2)は平面
図を示す。まず、半絶縁性ＧａＡｓ基板１１にＳｉの選
択イオン注入を行い活性層１２を形成し、基板１１全面
に高融点金属膜１３例えばＷＳｉをスパッタで形成する
（図４（ａ1)（ａ2)）。
極９まで引き出して大面積にする工程を含むため、従来
例のような小面積のゲート電極と比べると、活性層上の
ゲート電極４の形状は同じであるにもかかわらずアニー
ル時の応力のかかり方が異なることになって特性に差が
生じる。図３（ａ）は、上記実施例によって製造された
ＭＥＳ−ＦＥＴの静特性を示す。このＦＥＴはしきい値
電圧−１．０Ｖのものでゲートソース電圧を０Ｖから−
１．２Ｖまで０．２Ｖステップで変化させたときの特性
である。従来例における特性を示す同図（ｂ）では、ゲ
ートソース電圧を−１．０Ｖ、ドレイン電圧４Ｖ付近に
キンクが現れているが、この実施例ではキンクは現れ
ず、良好な特性となっている。 〔第２の実施例〕この発明の第２の実施例である化合物
半導体装置の製造工程を図４および図５に示す。両図に
おける（ａ1)〜（ｆ1)は断面図、（ａ2)〜（ｆ2)は平面
図を示す。まず、半絶縁性ＧａＡｓ基板１１にＳｉの選
択イオン注入を行い活性層１２を形成し、基板１１全面
に高融点金属膜１３例えばＷＳｉをスパッタで形成する
（図４（ａ1)（ａ2)）。
【００１７】次に、所望のゲートパターンおよびゲート
パターンより引き出したパターンに高融点金属膜１３を
加工してゲート電極１４およびゲート電極１４より引き
出した領域１５を形成する（図４（ｂ1)（ｂ2)）。次
に、ゲート電極１４をマスクとしてＳｉの選択イオン注
入を行い高濃度注入領域１６をゲート電極１４に対して
自己整合で形成する（図４（ｃ1)（ｃ2)）。
パターンより引き出したパターンに高融点金属膜１３を
加工してゲート電極１４およびゲート電極１４より引き
出した領域１５を形成する（図４（ｂ1)（ｂ2)）。次
に、ゲート電極１４をマスクとしてＳｉの選択イオン注
入を行い高濃度注入領域１６をゲート電極１４に対して
自己整合で形成する（図４（ｃ1)（ｃ2)）。
【００１８】次に、注入層の活性化のためアニール保護
膜１７例えばＳｉＯ2 を基板１１全面に形成して８２０
℃、２０分間のアニールを行う（図４（ｄ1)（ｄ2)）。
次に、アニール保護膜１７を除去し、高融点金属膜から
なるゲート電極１４より引き出した領域１５を除去する
（図５（ｅ1)（ｅ2)）。次に、ソース・ドレイン電極１
８を形成してＧａＡｓＭＥＳ−ＦＥＴを完成する（図５
（ｆ1)（ｆ2)）。
膜１７例えばＳｉＯ2 を基板１１全面に形成して８２０
℃、２０分間のアニールを行う（図４（ｄ1)（ｄ2)）。
次に、アニール保護膜１７を除去し、高融点金属膜から
なるゲート電極１４より引き出した領域１５を除去する
（図５（ｅ1)（ｅ2)）。次に、ソース・ドレイン電極１
８を形成してＧａＡｓＭＥＳ−ＦＥＴを完成する（図５
（ｆ1)（ｆ2)）。
【００１９】第２の実施例では第１の実施例と同様にア
ニール時の高融点金属パターンはゲート電極１４とゲー
ト電極１４より引き出した領域１５があるため、大面積
であり、キンクのない良好な特性が得られる。図６は、
上記したＦＥＴにおけるキンク電圧のゲート電極１４よ
り引き出した領域１５の面積依存性を示す。図６より判
別できるように領域１５の面積が２５００平方μｍ以上
であれば、キンク電圧は１０Ｖ以上になり十分であるこ
とがわかる。
ニール時の高融点金属パターンはゲート電極１４とゲー
ト電極１４より引き出した領域１５があるため、大面積
であり、キンクのない良好な特性が得られる。図６は、
上記したＦＥＴにおけるキンク電圧のゲート電極１４よ
り引き出した領域１５の面積依存性を示す。図６より判
別できるように領域１５の面積が２５００平方μｍ以上
であれば、キンク電圧は１０Ｖ以上になり十分であるこ
とがわかる。
【００２０】ところで、このゲート電極１４より引き出
した領域１５はアニール後除去するため、大きさの制限
はゲート電極１４のレイアウトで決まることになり、大
面積を形成するのは容易である。また、マルチフィンガ
ーＦＥＴの場合、図７のようなゲート電極１９より引き
出した領域パターン２０にすれば、容易に構成すること
ができる。
した領域１５はアニール後除去するため、大きさの制限
はゲート電極１４のレイアウトで決まることになり、大
面積を形成するのは容易である。また、マルチフィンガ
ーＦＥＴの場合、図７のようなゲート電極１９より引き
出した領域パターン２０にすれば、容易に構成すること
ができる。
【００２１】なお、上記した第１および第２の実施例で
は高融点金属膜にＷＳｉを用いたが、これに限らず例え
ばＷＳｉＮ等の他の高融点金属膜としても差し支えな
い。 〔第３の実施例〕この発明の第３の実施例である化合物
半導体装置の製造工程を図８および図９に示す。両図に
おける（ａ1)〜（ｆ1)は断面図、（ａ2)〜（ｆ2)は平面
図を示す。まず、半絶縁性ＧａＡｓ基板２１にＳｉの選
択イオン注入を行い活性層２２を形成し、基板２１全面
に第１の高融点金属膜２３例えばＷＳｉをスパッタで形
成する（図８（ａ1)（ａ2)）。
は高融点金属膜にＷＳｉを用いたが、これに限らず例え
ばＷＳｉＮ等の他の高融点金属膜としても差し支えな
い。 〔第３の実施例〕この発明の第３の実施例である化合物
半導体装置の製造工程を図８および図９に示す。両図に
おける（ａ1)〜（ｆ1)は断面図、（ａ2)〜（ｆ2)は平面
図を示す。まず、半絶縁性ＧａＡｓ基板２１にＳｉの選
択イオン注入を行い活性層２２を形成し、基板２１全面
に第１の高融点金属膜２３例えばＷＳｉをスパッタで形
成する（図８（ａ1)（ａ2)）。
【００２２】次に、第１の高融点金属膜２３を所望のゲ
ートパターンに加工してゲート電極２４を形成する（図
８（ｂ1)（ｂ2)）。次に、ゲート電極２４をマスクとし
てＳｉの選択イオン注入を行い高濃度注入領域２５をゲ
ート電極２４に対して自己整合で形成する（図８（ｃ1)
（ｃ2)）。次に、注入層の活性化のためアニール保護膜
２６例えばＳｉＯ2 を基板２１全面に形成し、ゲート電
極２４の上部に一部にアニール保護膜２６の開口部２７
を形成する（図８（ｄ1)（ｄ2)）。
ートパターンに加工してゲート電極２４を形成する（図
８（ｂ1)（ｂ2)）。次に、ゲート電極２４をマスクとし
てＳｉの選択イオン注入を行い高濃度注入領域２５をゲ
ート電極２４に対して自己整合で形成する（図８（ｃ1)
（ｃ2)）。次に、注入層の活性化のためアニール保護膜
２６例えばＳｉＯ2 を基板２１全面に形成し、ゲート電
極２４の上部に一部にアニール保護膜２６の開口部２７
を形成する（図８（ｄ1)（ｄ2)）。
【００２３】次に、基板２１全面に第２の高融点金属膜
２８例えばＷＳｉＮをスパッタで形成し、８２０℃、２
０分間のアニールを行う（図９（ｅ1)（ｅ2)）。次に、
第２の高融点金属膜２８とアニール保護膜２６を除去
し、ソースドレイン電極２９を形成してＧａＡｓＦＥＴ
を完成する（図９（ｆ1)（ｆ2)）。上記した第３の実施
例では、アニール時の高融点金属パターンがゲート電極
２４とゲート電極２４よりアニール保護膜２６の開口部
２７を介して第２の高融点金属膜２８と接続されてお
り、等価的に大面積な高融点金属パターンでアニールす
ることになる。従って、高融点金属パターンが大面積と
いう点で第１の実施例および第２の実施例と同様であ
り、第３の実施例により得られるＦＥＴはキンクのない
良好な特性となる。
２８例えばＷＳｉＮをスパッタで形成し、８２０℃、２
０分間のアニールを行う（図９（ｅ1)（ｅ2)）。次に、
第２の高融点金属膜２８とアニール保護膜２６を除去
し、ソースドレイン電極２９を形成してＧａＡｓＦＥＴ
を完成する（図９（ｆ1)（ｆ2)）。上記した第３の実施
例では、アニール時の高融点金属パターンがゲート電極
２４とゲート電極２４よりアニール保護膜２６の開口部
２７を介して第２の高融点金属膜２８と接続されてお
り、等価的に大面積な高融点金属パターンでアニールす
ることになる。従って、高融点金属パターンが大面積と
いう点で第１の実施例および第２の実施例と同様であ
り、第３の実施例により得られるＦＥＴはキンクのない
良好な特性となる。
【００２４】なお、第３の実施例では第１の高融点金属
膜にＷＳｉ、第２の高融点金属膜にＷＳｉＮを用いた
が、これらはそれぞれ限定されることなく他の高融点金
属膜の組み合わせや、同じ高融点金属膜であっても良
い。ただし、製造上の観点から見れば、異なる高融点金
属である方が第２の高融点金属膜の除去が容易になる。
膜にＷＳｉ、第２の高融点金属膜にＷＳｉＮを用いた
が、これらはそれぞれ限定されることなく他の高融点金
属膜の組み合わせや、同じ高融点金属膜であっても良
い。ただし、製造上の観点から見れば、異なる高融点金
属である方が第２の高融点金属膜の除去が容易になる。
【００２５】
【発明の効果】この発明の化合物半導体装置の製造方法
によれば、アニールを行う工程の前に、高融点金属薄膜
をゲート電極部のみの小面積でなくパッド部領域やゲー
ト電極より引き出した領域にも形成する工程、またはゲ
ート電極上部より取り出した領域に大面積で形成する工
程が行われているため、アニール時にゲート電極端にか
かる応力が小さくなり、ゲート電極端のＧａＡｓ表面に
点欠陥や線欠陥が発生してゲートリーク電流の増加やゲ
ート耐圧の劣化が起こることを防止できるので、短ゲー
ト長ＦＥＴを自己整合プロセスによって形成する際にＦ
ＥＴ静特性にキンクが発生することなく、ゲート耐圧に
優れた特性を得ることができる。
によれば、アニールを行う工程の前に、高融点金属薄膜
をゲート電極部のみの小面積でなくパッド部領域やゲー
ト電極より引き出した領域にも形成する工程、またはゲ
ート電極上部より取り出した領域に大面積で形成する工
程が行われているため、アニール時にゲート電極端にか
かる応力が小さくなり、ゲート電極端のＧａＡｓ表面に
点欠陥や線欠陥が発生してゲートリーク電流の増加やゲ
ート耐圧の劣化が起こることを防止できるので、短ゲー
ト長ＦＥＴを自己整合プロセスによって形成する際にＦ
ＥＴ静特性にキンクが発生することなく、ゲート耐圧に
優れた特性を得ることができる。
【図１】この発明の第１の実施例における化合物半導体
装置の製造方法を示す工程順断面図および工程順平面図
である。
装置の製造方法を示す工程順断面図および工程順平面図
である。
【図２】第１の実施例における完成した化合物半導体の
構造を示す断面図および平面図である。
構造を示す断面図および平面図である。
【図３】第１の実施例および従来例におけるＦＥＴの静
特性を示す図である。
特性を示す図である。
【図４】第２の実施例における化合物半導体装置の製造
方法を示す工程順断面図および工程順平面図である。
方法を示す工程順断面図および工程順平面図である。
【図５】図４と同じく第２の実施例における化合物半導
体装置の製造方法を示す工程順断面図および工程順平面
図である。
体装置の製造方法を示す工程順断面図および工程順平面
図である。
【図６】第２の実施例におけるＦＥＴキンク電圧のゲー
ト電極よりり引き出した領域の面積依存性を示す図であ
る。
ト電極よりり引き出した領域の面積依存性を示す図であ
る。
【図７】マルチフィンガーＦＥＴにおいてゲート電極よ
り引き出した領域パターンの例を示す図である。
り引き出した領域パターンの例を示す図である。
【図８】第３の実施例における化合物半導体装置の製造
方法を示す工程順断面図および工程順平面図である。
方法を示す工程順断面図および工程順平面図である。
【図９】図８と同じく第２の実施例における化合物半導
体装置の製造方法を示す工程順断面図および工程順平面
図である。
体装置の製造方法を示す工程順断面図および工程順平面
図である。
【図１０】従来例における化合物半導体装置の製造方法
を示す工程順断面図および工程順平面図である。
を示す工程順断面図および工程順平面図である。
【図１１】図１０と同じく従来例における化合物半導体
装置の製造方法を示す工程順断面図および工程順平面図
である。
装置の製造方法を示す工程順断面図および工程順平面図
である。
【図１２】従来例におけるショットキー逆方向特性を示
す図である。
す図である。
1 、11、21 半絶縁性ＧａＡｓ基板 2 、12、22 活性層 3 、13 高融点金属膜 23 第１の高融点金属 4 、14、24 ゲート電極 15 ゲート電極より引き出した領域 5 、16、25 高濃度注入領域 7 、17、26 アニール保護膜 27 開口部 28 第２の高融点金属膜 8 、18、29 ソース・ドレイン電極
Claims (3)
- 【請求項１】 化合物半導体基板にイオン注入により活
性層を形成する工程と、化合物半導体基板の全面に高融
点金属膜を形成する工程と、前記高融点金属膜を加工し
ゲート電極を前記活性層上以外の前記化合物半導体基板
上のパッド部まで形成する工程と、前記ゲート電極の両
側に高濃度注入領域を形成する工程と、注入イオンの活
性化を行なうためのアニールを行う工程を含むことを特
徴とする化合物半導体装置の製造方法。 - 【請求項２】 化合物半導体基板にイオン注入により活
性層を形成する工程と、化合物半導体基板の全面に高融
点金属膜を形成する工程と、前記高融点金属膜を所望の
ゲート電極およびゲート電極から引き出した領域に形成
する工程と、前記ゲート電極の両側に高濃度注入領域を
形成する工程と、注入イオンの活性化を行なうためのア
ニールを行う工程と、前記ゲート電極から引き出した領
域の前記高融点金属膜を除去し前記ゲート電極以外の前
記化合物半導体基板表面を露出する工程を含むことを特
徴とする化合物半導体装置の製造方法。 - 【請求項３】 化合物半導体基板にイオン注入により活
性層を形成する工程と、化合物半導体基板の全面に第１
の高融点金属膜を形成して所望の高融点ゲート電極を形
成する工程と、前記高融点ゲート電極の両側に高濃度注
入領域を形成する工程と、半導体基板の全面にアニール
保護膜を形成する工程と、前記高融点ゲート電極上の前
記アニール保護膜の一部に開口部を形成する工程と、化
合物半導体基板の全面に第２の高融点金属膜を形成する
工程と、注入イオンの活性化を行なうためのアニールを
行う工程と、前記第２の高融点金属膜を除去する工程を
含むことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11465092A JPH05315363A (ja) | 1992-05-07 | 1992-05-07 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11465092A JPH05315363A (ja) | 1992-05-07 | 1992-05-07 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315363A true JPH05315363A (ja) | 1993-11-26 |
Family
ID=14643122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11465092A Pending JPH05315363A (ja) | 1992-05-07 | 1992-05-07 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315363A (ja) |
-
1992
- 1992-05-07 JP JP11465092A patent/JPH05315363A/ja active Pending
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