JPH05307064A - 集積回路素子の検査方法 - Google Patents
集積回路素子の検査方法Info
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- JPH05307064A JPH05307064A JP4112534A JP11253492A JPH05307064A JP H05307064 A JPH05307064 A JP H05307064A JP 4112534 A JP4112534 A JP 4112534A JP 11253492 A JP11253492 A JP 11253492A JP H05307064 A JPH05307064 A JP H05307064A
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Abstract
(57)【要約】
【目的】 半導体集積回路の複数の端子間の絶縁状態の
検査を容易にし、検査時間を短縮する。 【構成】 半導体集積回路１０の複数の入出力端子１
４，１５，１６，１７を、それぞれＣＭＯＳ構造を有す
る反転素子１８，１９，２０，２１の出力に接続する。
反転素子１８，１９，２０，２１の入力は、ＣＰＵ３１
に接続されている。反転素子１８，１９，２０，２１を
構成するトランジスタ２２，２３，２４，２５，２６，
２７，２８，２９は、検査時にＣＰＵ３１からの出力に
応じて隣り合う入出力端子１４，１５，１６，１７から
異なる電位が出力されるように、電源端子１２に接続さ
れる電源ライン１２ａ、あるいは接地端子に接続される
接地ライン１３ａにそれぞれ接続されている。検査装置
１１は、電源端子１２と接地端子１３とに接続され、両
端子１２，１３間に電圧を印加し、両端子１２，１３間
に電流が流れるか否かを測定する。
検査を容易にし、検査時間を短縮する。 【構成】 半導体集積回路１０の複数の入出力端子１
４，１５，１６，１７を、それぞれＣＭＯＳ構造を有す
る反転素子１８，１９，２０，２１の出力に接続する。
反転素子１８，１９，２０，２１の入力は、ＣＰＵ３１
に接続されている。反転素子１８，１９，２０，２１を
構成するトランジスタ２２，２３，２４，２５，２６，
２７，２８，２９は、検査時にＣＰＵ３１からの出力に
応じて隣り合う入出力端子１４，１５，１６，１７から
異なる電位が出力されるように、電源端子１２に接続さ
れる電源ライン１２ａ、あるいは接地端子に接続される
接地ライン１３ａにそれぞれ接続されている。検査装置
１１は、電源端子１２と接地端子１３とに接続され、両
端子１２，１３間に電圧を印加し、両端子１２，１３間
に電流が流れるか否かを測定する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路素子の検査方
法に関する。
法に関する。
【０００２】
【従来の技術】近年、半導体集積回路（以下、ＩＣと記
す）１は、高集積化および端子数の増加につれて、端子
間のピッチが狭められる方向にある。ＩＣを製造する工
程で、端子をエッチング形成する際のエッチング不良
や、また端子間になんらかの異物が付着することによっ
て、隣合う端子間に発生した異物などの影響によって端
子間にリークが発生し、不具合を生じる場合が増加して
きている。
す）１は、高集積化および端子数の増加につれて、端子
間のピッチが狭められる方向にある。ＩＣを製造する工
程で、端子をエッチング形成する際のエッチング不良
や、また端子間になんらかの異物が付着することによっ
て、隣合う端子間に発生した異物などの影響によって端
子間にリークが発生し、不具合を生じる場合が増加して
きている。
【０００３】図２は、従来のＩＣ１と検査装置２との接
続を説明する平面図である。図２の上から下に向かって
第１から第ｎ端子３がＩＣ１から突出して形成されてい
る。検査装置２は、第１端子３と第２端子３とに接続さ
れており、この状態で第１端子３と第２端子３との間に
電圧を印加し、電流が流れるか否かを判断する。
続を説明する平面図である。図２の上から下に向かって
第１から第ｎ端子３がＩＣ１から突出して形成されてい
る。検査装置２は、第１端子３と第２端子３とに接続さ
れており、この状態で第１端子３と第２端子３との間に
電圧を印加し、電流が流れるか否かを判断する。
【０００４】前述のように第１端子３と第２端子３との
間に異物などが付着している場合には、検査装置１によ
って電圧を印加すると、第１端子３と第２端子３との間
に電流が流れる。
間に異物などが付着している場合には、検査装置１によ
って電圧を印加すると、第１端子３と第２端子３との間
に電流が流れる。
【０００５】図２に示すように、検査装置２を用いて第
１端子３と第２端子３との間のリーク状態の測定が終わ
ると、次に第２端子と第３端子の間の測定を行い、順次
隣合う端子間のリーク状態が検査され、最終的には第ｎ
−１端子３と第ｎ端子３との間の検査が行われる。
１端子３と第２端子３との間のリーク状態の測定が終わ
ると、次に第２端子と第３端子の間の測定を行い、順次
隣合う端子間のリーク状態が検査され、最終的には第ｎ
−１端子３と第ｎ端子３との間の検査が行われる。
【０００６】
【発明が解決しようとする課題】上述のような検査方法
では、ｎ本の端子がある場合にはｎ−１回の検査を順次
繰返し行う必要がある。端子数が増加するにつれ検査回
数は増大し、それに伴い検査に要する時間が増大すると
いう問題がある。
では、ｎ本の端子がある場合にはｎ−１回の検査を順次
繰返し行う必要がある。端子数が増加するにつれ検査回
数は増大し、それに伴い検査に要する時間が増大すると
いう問題がある。
【０００７】本発明の目的は、入出力端子の本数に依存
することなく、容易に入出力端子間の絶縁状態を検査す
ることができ、検査時間が短縮される集積回路素子の検
査方法を提供することである。
することなく、容易に入出力端子間の絶縁状態を検査す
ることができ、検査時間が短縮される集積回路素子の検
査方法を提供することである。
【０００８】
【課題を解決するための手段】本発明は、複数の入出力
端子を有し、各入出力端子には導電形式が相互に異なる
一対のスイッチング手段の各出力端が共通に接続され、
スイッチング手段の相互に異なる対毎の各スイッチング
手段には、第１電位および第２電位がそれぞれ接続さ
れ、各スイッチング手段の対にわたって第１電位の入力
端は共通に接続されて第１電位入力端子に接続され、第
２電位の入力端は共通に接続されて第２電位入力端子に
接続され、各入出力端子には前記第１電位および第２電
位がその配列方向に沿って交互に現れるように設定され
た集積回路素子の前記入出力端子間の絶縁状態を検査す
る方法において、前記第１電位入力端子と第２電位入力
端子とにそれぞれ第１電位および第２電位を印加する工
程と、前記第１電位入力端子と第２電位入力端子との間
の電流を検出する工程とを含むことを特徴とする集積回
路素子の検査方法である。
端子を有し、各入出力端子には導電形式が相互に異なる
一対のスイッチング手段の各出力端が共通に接続され、
スイッチング手段の相互に異なる対毎の各スイッチング
手段には、第１電位および第２電位がそれぞれ接続さ
れ、各スイッチング手段の対にわたって第１電位の入力
端は共通に接続されて第１電位入力端子に接続され、第
２電位の入力端は共通に接続されて第２電位入力端子に
接続され、各入出力端子には前記第１電位および第２電
位がその配列方向に沿って交互に現れるように設定され
た集積回路素子の前記入出力端子間の絶縁状態を検査す
る方法において、前記第１電位入力端子と第２電位入力
端子とにそれぞれ第１電位および第２電位を印加する工
程と、前記第１電位入力端子と第２電位入力端子との間
の電流を検出する工程とを含むことを特徴とする集積回
路素子の検査方法である。
【０００９】
【作用】本発明に従えば、導電形式が相互に異なる一対
のスイッチング手段の各出力端が共通に接続された複数
の入出力端子を集積回路素子が有している。前記スイッ
チング手段の相互に異なる対毎の各スイッチング手段に
は、第１電位および第２電位がそれぞれ接続され、各ス
イッチング手段の対にわたって第１電位の入力端は共通
に接続されて第１電位入力端子に接続され、第２電位の
入力端は共通に接続されて第２電位入力端子に接続され
ている。前記各入出力端子には前記第１電位および第２
電位がその配列方向に沿って交互に現れるように設定さ
れている。以上のような集積回路素子の前記入出力端子
間の絶縁状態を検査する方法において、前記第１電位入
力端子と第２電位入力端子とにそれぞれ第１電位および
第２電位を印加し、その後、前記第１電位入力端子と第
２電位入力端子との間の電流を検出する。
のスイッチング手段の各出力端が共通に接続された複数
の入出力端子を集積回路素子が有している。前記スイッ
チング手段の相互に異なる対毎の各スイッチング手段に
は、第１電位および第２電位がそれぞれ接続され、各ス
イッチング手段の対にわたって第１電位の入力端は共通
に接続されて第１電位入力端子に接続され、第２電位の
入力端は共通に接続されて第２電位入力端子に接続され
ている。前記各入出力端子には前記第１電位および第２
電位がその配列方向に沿って交互に現れるように設定さ
れている。以上のような集積回路素子の前記入出力端子
間の絶縁状態を検査する方法において、前記第１電位入
力端子と第２電位入力端子とにそれぞれ第１電位および
第２電位を印加し、その後、前記第１電位入力端子と第
２電位入力端子との間の電流を検出する。
【００１０】前述のように一対のスイッチング手段の第
１電位の入力端は共通に第１電位入力端子に接続されて
おり、第２電位の入力端は第２電位入力端子に接続され
ている。このため複数の入出力端子のどの間隙において
入出力端子間の絶縁状態が破壊されている場合には第１
電位入力端子と第２電位入力端子との間に電流が流れる
ため、第１電位入力端子と第２電位入力端子との間に電
源が流れるか否かを判断するだけで入出力端子間の絶縁
状態を検査することができる。
１電位の入力端は共通に第１電位入力端子に接続されて
おり、第２電位の入力端は第２電位入力端子に接続され
ている。このため複数の入出力端子のどの間隙において
入出力端子間の絶縁状態が破壊されている場合には第１
電位入力端子と第２電位入力端子との間に電流が流れる
ため、第１電位入力端子と第２電位入力端子との間に電
源が流れるか否かを判断するだけで入出力端子間の絶縁
状態を検査することができる。
【００１１】
【実施例】図１は、本発明の一実施例である半導体集積
回路（以下、ＩＣと記す）１０と検査装置１１との接続
を説明する回路図である。ＩＣ１０には電源端子１２と
接地端子１３とが形成されており、電源端子１２には電
源ライン１２ａが、接地端子１３には接地ライン１３ａ
がそれぞれ接続されている。電源端子１２と接地端子１
３との間に、例として第１入出力端子１４、第２入出力
端子１５、第３入出力端子１６および第４入出力端子１
７が形成されている。また、ＩＣ１０にはＩＣ１０内部
を制御する中央処理装置（以下、ＣＰＵと記す）３１が
設置されている。
回路（以下、ＩＣと記す）１０と検査装置１１との接続
を説明する回路図である。ＩＣ１０には電源端子１２と
接地端子１３とが形成されており、電源端子１２には電
源ライン１２ａが、接地端子１３には接地ライン１３ａ
がそれぞれ接続されている。電源端子１２と接地端子１
３との間に、例として第１入出力端子１４、第２入出力
端子１５、第３入出力端子１６および第４入出力端子１
７が形成されている。また、ＩＣ１０にはＩＣ１０内部
を制御する中央処理装置（以下、ＣＰＵと記す）３１が
設置されている。
【００１２】第１入出力端子は、Ｐチャネルトランジス
タ２２とＮチャネルトランジスタ２３とのドレイン電極
に共通に接続されている。Ｐチャネルトランジスタ２２
とＮチャネルトランジスタ２３とは、たとえばＣＭＯＳ
構造を有する反転素子１８を形成しており、Ｐチャネル
トランジスタ２２のソース電極は電源ライン１２ａに、
Ｎチャネルトランジスタ２３のソース電極は接地電位お
よび接地ライン１３ａにそれぞれ接続されている。
タ２２とＮチャネルトランジスタ２３とのドレイン電極
に共通に接続されている。Ｐチャネルトランジスタ２２
とＮチャネルトランジスタ２３とは、たとえばＣＭＯＳ
構造を有する反転素子１８を形成しており、Ｐチャネル
トランジスタ２２のソース電極は電源ライン１２ａに、
Ｎチャネルトランジスタ２３のソース電極は接地電位お
よび接地ライン１３ａにそれぞれ接続されている。
【００１３】第２入出力端子１５は、Ｎチャネルトラン
ジスタ２４とＰチャネルトランジスタ２５とのドレイン
電極に共通に接続されている。Ｎチャネルトランジスタ
２４とＰチャネルトランジスタ２５とは、たとえばＣＭ
ＯＳ構造を有する反転素子１９を形成しており、Ｎチャ
ネルトランジスタ２４のソース電極は電源ライン１２ａ
に、Ｐチャネルトランジスタ２５のソース電極は接地電
位および接地ライン１３ａにそれぞれ接続されている。
ジスタ２４とＰチャネルトランジスタ２５とのドレイン
電極に共通に接続されている。Ｎチャネルトランジスタ
２４とＰチャネルトランジスタ２５とは、たとえばＣＭ
ＯＳ構造を有する反転素子１９を形成しており、Ｎチャ
ネルトランジスタ２４のソース電極は電源ライン１２ａ
に、Ｐチャネルトランジスタ２５のソース電極は接地電
位および接地ライン１３ａにそれぞれ接続されている。
【００１４】第３入出力端子１６は、Ｐチャネルトラン
ジスタ２６とＮチャネルトランジスタ２７とのドレイン
電極に共通に接続されている。Ｐチャネルトランジスタ
２６とＮチャネルトランジスタ２７とは、たとえばＣＭ
ＯＳ構造を有する反転素子２０を形成しており、Ｐチャ
ネルトランジスタ２６のソース電極は電源ライン１２ａ
に、Ｎチャネルトランジスタ２７のソース電極は接地電
位および接地ライン１３ａにそれぞれ接続されている。
ジスタ２６とＮチャネルトランジスタ２７とのドレイン
電極に共通に接続されている。Ｐチャネルトランジスタ
２６とＮチャネルトランジスタ２７とは、たとえばＣＭ
ＯＳ構造を有する反転素子２０を形成しており、Ｐチャ
ネルトランジスタ２６のソース電極は電源ライン１２ａ
に、Ｎチャネルトランジスタ２７のソース電極は接地電
位および接地ライン１３ａにそれぞれ接続されている。
【００１５】同様に第４入出力端子１７は、Ｎチャネル
トランジスタ２８とＰチャネルトランジスタ２９とのド
レイン電極に共通に接続されている。Ｎチャネルトラン
ジスタ２８とＰチャネルトランジスタ２９とは、たとえ
ばＣＭＯＳ構造を有する反転素子２１を形成しており、
Ｎチャネルトランジスタ２８のソース電極は電源ライン
１２ａに、Ｐチャネルトランジスタ２９のソース電極は
接地電位および接地ライン１３ａにそれぞれ形成されて
いる。
トランジスタ２８とＰチャネルトランジスタ２９とのド
レイン電極に共通に接続されている。Ｎチャネルトラン
ジスタ２８とＰチャネルトランジスタ２９とは、たとえ
ばＣＭＯＳ構造を有する反転素子２１を形成しており、
Ｎチャネルトランジスタ２８のソース電極は電源ライン
１２ａに、Ｐチャネルトランジスタ２９のソース電極は
接地電位および接地ライン１３ａにそれぞれ形成されて
いる。
【００１６】各反転素子１８，１９，２０，２１のＰチ
ャネルトランジスタ２２，２５，２６，２９およびＮチ
ャネルトランジス２３，２４，２７，２８のゲート電極
は、各反転素子１８，１９，２０，２１内で共通に接続
され、さらにＣＰＵ３１に接続されている。
ャネルトランジスタ２２，２５，２６，２９およびＮチ
ャネルトランジス２３，２４，２７，２８のゲート電極
は、各反転素子１８，１９，２０，２１内で共通に接続
され、さらにＣＰＵ３１に接続されている。
【００１７】検査装置１１は、電源端子１２と接地端子
１３とに接続されている。各反転素子１８，１９，２
０，２１のゲート電極にＣＰＵ３１からローレベルの信
号を入力すると、Ｐチャネルトランジスタ２２，２５，
２６，２９はオン状態となり、Ｎチャネルトランジスタ
２３，２４，２７，２８はオフ状態となる。
１３とに接続されている。各反転素子１８，１９，２
０，２１のゲート電極にＣＰＵ３１からローレベルの信
号を入力すると、Ｐチャネルトランジスタ２２，２５，
２６，２９はオン状態となり、Ｎチャネルトランジスタ
２３，２４，２７，２８はオフ状態となる。
【００１８】検査装置１１を用いて電源端子１２と接地
端子１３との間に電圧を印加した場合、電源端子１２と
接地端子１３とは接続されていないため、通常は電流は
流れない。しかしながら、たとえば第２端子１５と第３
端子１６との間に導電性物質である不純物３０が付着し
ており、第２入出力端子１５と第３入出力端子１６との
間がリークしている場合には、電源端子１２からＰチャ
ネルトランジスタ２６、第３入出力端子１６、不純物３
０、第２入出力端子１５およびＰチャネルトランジスタ
２５を介して接地端子１３まで矢符Ａに沿って電流が流
れる。第１入出力端子１４と第２入出力端子１５との
間、または第３入出力端子１６と第４入出力端子１７と
の間に不純物３０が存在する場合にも、電源端子１２と
接地端子１３との間に同様な電流が流れる。
端子１３との間に電圧を印加した場合、電源端子１２と
接地端子１３とは接続されていないため、通常は電流は
流れない。しかしながら、たとえば第２端子１５と第３
端子１６との間に導電性物質である不純物３０が付着し
ており、第２入出力端子１５と第３入出力端子１６との
間がリークしている場合には、電源端子１２からＰチャ
ネルトランジスタ２６、第３入出力端子１６、不純物３
０、第２入出力端子１５およびＰチャネルトランジスタ
２５を介して接地端子１３まで矢符Ａに沿って電流が流
れる。第１入出力端子１４と第２入出力端子１５との
間、または第３入出力端子１６と第４入出力端子１７と
の間に不純物３０が存在する場合にも、電源端子１２と
接地端子１３との間に同様な電流が流れる。
【００１９】したがって不純物３０によるリークが発生
している場合、電源端子１２と接地端子１３との間に検
査装置１１によって電圧を印加することによって、電源
端子１２と接地端子１３との間に電流が流れ、この電流
を検査装置１１で検出することによって、いずれかの端
子間で絶縁状態が破壊され、リークが発生していること
を確認することができる。
している場合、電源端子１２と接地端子１３との間に検
査装置１１によって電圧を印加することによって、電源
端子１２と接地端子１３との間に電流が流れ、この電流
を検査装置１１で検出することによって、いずれかの端
子間で絶縁状態が破壊され、リークが発生していること
を確認することができる。
【００２０】以上のように本実施例によれば、電源端子
１２と接地端子１３との間に電圧を印加して、電源端子
１２と接地端子１３間に電流が流れるか否かを測定する
ことによって、各端子１４，１５，１６，１７間の絶縁
状態を確認することができる。このため、従来のように
隣合う端子間の絶縁状態を１つずつ測定する必要はな
く、１度の操作で全ての端子間の絶縁状態を確認するこ
とができ、絶縁状態の確認が容易に行えるとともに、絶
縁状態を確認する検査時間を大幅に短縮することができ
る。
１２と接地端子１３との間に電圧を印加して、電源端子
１２と接地端子１３間に電流が流れるか否かを測定する
ことによって、各端子１４，１５，１６，１７間の絶縁
状態を確認することができる。このため、従来のように
隣合う端子間の絶縁状態を１つずつ測定する必要はな
く、１度の操作で全ての端子間の絶縁状態を確認するこ
とができ、絶縁状態の確認が容易に行えるとともに、絶
縁状態を確認する検査時間を大幅に短縮することができ
る。
【００２１】本実施例では、各反転素子１８，１９，２
０，２１のゲート電極にはローレベルの信号を入力した
けれども、ハイレベルの信号を入力してもよい。また、
反転素子１８，１９，２０，２１にはすべて同じレベル
の信号を入力したけれどもこれには限られず、反転素子
１８，１９，２０，２１のゲート電極に入力する信号を
ローレベルとハイレベルとが交互になるように入力する
ようにしても同様の効果が得られるように、反転素子１
８，１９，２０，２１を配置してもよい。
０，２１のゲート電極にはローレベルの信号を入力した
けれども、ハイレベルの信号を入力してもよい。また、
反転素子１８，１９，２０，２１にはすべて同じレベル
の信号を入力したけれどもこれには限られず、反転素子
１８，１９，２０，２１のゲート電極に入力する信号を
ローレベルとハイレベルとが交互になるように入力する
ようにしても同様の効果が得られるように、反転素子１
８，１９，２０，２１を配置してもよい。
【００２２】また本実施例では、第１〜第４入出力端子
１４，１５，１６，１７という４本の入出力端子がある
場合について説明したけれども、端子数はこれには限ら
れず、３本でも良く、また５本以上の入出力端子に対し
ても、同様の効果が得られる。また、ゲート電極に入力
する信号をＣＰＵ３１から入力したけれどもこれには限
られず、ゲート電極に接続されるテスト端子を設け、こ
のテスト端子から入力してもよい。
１４，１５，１６，１７という４本の入出力端子がある
場合について説明したけれども、端子数はこれには限ら
れず、３本でも良く、また５本以上の入出力端子に対し
ても、同様の効果が得られる。また、ゲート電極に入力
する信号をＣＰＵ３１から入力したけれどもこれには限
られず、ゲート電極に接続されるテスト端子を設け、こ
のテスト端子から入力してもよい。
【００２３】
【発明の効果】本発明によれば、一対のスイッチング手
段の第１電位の入力端は共通に第１電位入力端子に接続
されており、第２電位の入力端は第２電位入力端子に接
続されている。このため複数の入出力端子の間隙におい
て、入出力端子間の絶縁状態が破壊されている場合に
は、第１電位入力端子と第２電位入力端子との間に電流
が流れるため、第１電位入力端子と第２電位入力端子と
の間に電流が流れるか否かを判断するだけで入出力端子
間の絶縁状態を検査することができ、絶縁状態の検査を
容易に行え、また検査時間を短縮することができる。
段の第１電位の入力端は共通に第１電位入力端子に接続
されており、第２電位の入力端は第２電位入力端子に接
続されている。このため複数の入出力端子の間隙におい
て、入出力端子間の絶縁状態が破壊されている場合に
は、第１電位入力端子と第２電位入力端子との間に電流
が流れるため、第１電位入力端子と第２電位入力端子と
の間に電流が流れるか否かを判断するだけで入出力端子
間の絶縁状態を検査することができ、絶縁状態の検査を
容易に行え、また検査時間を短縮することができる。
【図１】本発明の一実施例である半導体集積回路１０と
検査装置１１との接続を説明する回路図である。
検査装置１１との接続を説明する回路図である。
【図２】従来の半導体集積回路１と検査装置２との接続
を説明する平面図である。
を説明する平面図である。
１０ 半導体集積回路 １１ 検査装置 １２ 電源端子 １３ 接地端子 １４ 第１入出力端子 １５ 第２入出力端子 １６ 第３入出力端子 １７ 第４入出力端子 １８，１９，２０，２１ 反転素子 ２２，２５，２６，２９ Ｐチャネルトランジスタ ２３，２４，２７，２８ Ｎチャネルトランジスタ
Claims (1)
- 【請求項１】 複数の入出力端子を有し、各入出力端子
には導電形式が相互に異なる一対のスイッチング手段の
各出力端が共通に接続され、スイッチング手段の相互に
異なる対毎の各スイッチング手段には、第１電位および
第２電位がそれぞれ接続され、各スイッチング手段の対
にわたって第１電位の入力端は共通に接続されて第１電
位入力端子に接続され、第２電位の入力端は共通に接続
されて第２電位入力端子に接続され、各入出力端子には
前記第１電位および第２電位がその配列方向に沿って交
互に現れるように設定された集積回路素子の前記入出力
端子間の絶縁状態を検査する方法において、 前記第１電位入力端子と第２電位入力端子とにそれぞれ
第１電位および第２電位を印加する工程と、 前記第１電位入力端子と第２電位入力端子との間の電流
を検出する工程とを含むことを特徴とする集積回路素子
の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112534A JPH05307064A (ja) | 1992-05-01 | 1992-05-01 | 集積回路素子の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112534A JPH05307064A (ja) | 1992-05-01 | 1992-05-01 | 集積回路素子の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307064A true JPH05307064A (ja) | 1993-11-19 |
Family
ID=14589056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4112534A Pending JPH05307064A (ja) | 1992-05-01 | 1992-05-01 | 集積回路素子の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022099994A1 (zh) * | 2020-11-11 | 2022-05-19 | 重庆康佳光电技术研究院有限公司 | 一种显示背板的检测方法及检测结构 |
-
1992
- 1992-05-01 JP JP4112534A patent/JPH05307064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022099994A1 (zh) * | 2020-11-11 | 2022-05-19 | 重庆康佳光电技术研究院有限公司 | 一种显示背板的检测方法及检测结构 |
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