JPH05283406A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH05283406A JPH05283406A JP7503292A JP7503292A JPH05283406A JP H05283406 A JPH05283406 A JP H05283406A JP 7503292 A JP7503292 A JP 7503292A JP 7503292 A JP7503292 A JP 7503292A JP H05283406 A JPH05283406 A JP H05283406A
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- Japan
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- contact hole
- film
- etching
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Abstract
(57)【要約】
【目的】コンタクトホールの形成後の熱処理の際のＢＰ
ＳＧ膜から基板表面への不純物拡散を防ぐ。 【構成】コンタクトホールの形成過程において、ＢＰＳ
Ｇ膜１をフォトレジスト６をマスクとして等方性のエッ
チングを行ないフォトレジスト６を除去し、熱処理を行
なった後に異方性のエッチングを行ないコンタクトホー
ルを形成する。 【効果】これにより、熱処理中にＢＰＳＧ膜１から発生
するボロン，リンの不純物が基板上の不純物拡散層表面
に拡散することが防止でき、コンタクトホールにおける
電気的特性の悪化を防ぐことができる。
ＳＧ膜から基板表面への不純物拡散を防ぐ。 【構成】コンタクトホールの形成過程において、ＢＰＳ
Ｇ膜１をフォトレジスト６をマスクとして等方性のエッ
チングを行ないフォトレジスト６を除去し、熱処理を行
なった後に異方性のエッチングを行ないコンタクトホー
ルを形成する。 【効果】これにより、熱処理中にＢＰＳＧ膜１から発生
するボロン，リンの不純物が基板上の不純物拡散層表面
に拡散することが防止でき、コンタクトホールにおける
電気的特性の悪化を防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にコンタクトホールの形成方法に関する。
に関し、特にコンタクトホールの形成方法に関する。
【０００２】
【従来の技術】半導体集積回路（以下ＩＣと称す）の分
野においては、近年その製造プロセスの微細化が進めら
れ集積度は高くなりつつある。ＩＣとは、シリコンなど
の一導電型の基板上にトランジスタ，抵抗などの素子を
作り込み、その素子間及び入・出力端子と素子との間を
相互に配線することで実現できる。今日、主流となって
いるＭＯＳ型トランジスタを用いたＩＣは、一導電型の
シリコン基板に素子分離の形成、反対導電型の不純物拡
散層の形成、ゲート酸化膜、ゲート電極の形成等を行な
うことにより、トランジスタ，抵抗等の素子を形成す
る。
野においては、近年その製造プロセスの微細化が進めら
れ集積度は高くなりつつある。ＩＣとは、シリコンなど
の一導電型の基板上にトランジスタ，抵抗などの素子を
作り込み、その素子間及び入・出力端子と素子との間を
相互に配線することで実現できる。今日、主流となって
いるＭＯＳ型トランジスタを用いたＩＣは、一導電型の
シリコン基板に素子分離の形成、反対導電型の不純物拡
散層の形成、ゲート酸化膜、ゲート電極の形成等を行な
うことにより、トランジスタ，抵抗等の素子を形成す
る。
【０００３】一般に、素子間及び入・出力端子と素子と
の間を電気的に接続する為の配線材料としてはアルミニ
ウムが多く用いられており、素子を形成した基板上に、
酸化膜などの絶縁膜をＣＶＤ法等を用いて成膜した後
に、所望の部分の絶縁膜を決められたパターンに従って
エッチング後、アルミニウムの膜を成膜することにより
不純物拡散層，ゲート電極と配線との導通をとる。この
導通をとる為に絶縁膜をエッチングして得られる穴のこ
とをコンタクトホールと言う。
の間を電気的に接続する為の配線材料としてはアルミニ
ウムが多く用いられており、素子を形成した基板上に、
酸化膜などの絶縁膜をＣＶＤ法等を用いて成膜した後
に、所望の部分の絶縁膜を決められたパターンに従って
エッチング後、アルミニウムの膜を成膜することにより
不純物拡散層，ゲート電極と配線との導通をとる。この
導通をとる為に絶縁膜をエッチングして得られる穴のこ
とをコンタクトホールと言う。
【０００４】コンタクトホールは、素子との電気的接続
を行なう為には必ず設けなければならないものであり、
近年、ＩＣの高集積化すなわち製造プロセうの微細化に
伴なってコンタクトホールの大きさ（穴の直径）は小さ
くなり、ＩＣのチップ内に存在するコンタクトホールの
数は多くなってきている。
を行なう為には必ず設けなければならないものであり、
近年、ＩＣの高集積化すなわち製造プロセうの微細化に
伴なってコンタクトホールの大きさ（穴の直径）は小さ
くなり、ＩＣのチップ内に存在するコンタクトホールの
数は多くなってきている。
【０００５】図２に従来技術によるコンタクトホールの
形成方法を示す。
形成方法を示す。
【０００６】この例ではソース，ドレインとなる不純物
拡散層３を半導体基板４に形成し、ゲート絶縁膜（図示
せず）上にゲート電極５を半導体基板４上に形成したＭ
ＯＳトランジスタを、ＣＶＤ法を用いて成膜した膜厚１
００〜２００ｎｍ（ナノメータ）のシリコン酸化膜もし
くはシリコン窒化膜２で被覆し、さらに同じくＣＶＤ法
によりＢＰＳＧ膜１を５００ｎｍ〜６００ｎｍの厚さに
成膜したものを示している（図２（ａ））。ＢＰＳＧ膜
１は、成膜後に８００℃〜９００℃程度の熱処理を行な
うことにより段差部分がだれて滑らかになるという特徴
があり、絶縁膜上の平坦性が良好になることから、近年
のＩＣで一般的に用いられている絶縁膜である。
拡散層３を半導体基板４に形成し、ゲート絶縁膜（図示
せず）上にゲート電極５を半導体基板４上に形成したＭ
ＯＳトランジスタを、ＣＶＤ法を用いて成膜した膜厚１
００〜２００ｎｍ（ナノメータ）のシリコン酸化膜もし
くはシリコン窒化膜２で被覆し、さらに同じくＣＶＤ法
によりＢＰＳＧ膜１を５００ｎｍ〜６００ｎｍの厚さに
成膜したものを示している（図２（ａ））。ＢＰＳＧ膜
１は、成膜後に８００℃〜９００℃程度の熱処理を行な
うことにより段差部分がだれて滑らかになるという特徴
があり、絶縁膜上の平坦性が良好になることから、近年
のＩＣで一般的に用いられている絶縁膜である。
【０００７】コンタクトホールの形成方法は、まず、素
子上に酸化膜，ＢＰＳＧ膜１を成膜後、フォトレジスト
６を塗布し露光，現像処理を行ないレジストパターンを
形成する。次に、ＢＰＳＧ膜に対して、レジストパター
ン６をマスクとした等方性のエッチングを一定時間行な
い（図２（ｂ））、続いて、異方性のエッチングを一定
時間行なうことにより、ＢＰＳＧ膜１及びシリコン酸化
膜２の残膜を除去してコンタクトホール７を形成し基板
上の不純物拡散層表面を露出させる（図２（ｃ））。こ
の後に、フォトレジストを取り除き、配線材料として用
いられるアルミニウム等の膜を成膜すれば、コンタクト
ホールにおける、素子と配線との電気的接続が得られ導
通が可能となる。
子上に酸化膜，ＢＰＳＧ膜１を成膜後、フォトレジスト
６を塗布し露光，現像処理を行ないレジストパターンを
形成する。次に、ＢＰＳＧ膜に対して、レジストパター
ン６をマスクとした等方性のエッチングを一定時間行な
い（図２（ｂ））、続いて、異方性のエッチングを一定
時間行なうことにより、ＢＰＳＧ膜１及びシリコン酸化
膜２の残膜を除去してコンタクトホール７を形成し基板
上の不純物拡散層表面を露出させる（図２（ｃ））。こ
の後に、フォトレジストを取り除き、配線材料として用
いられるアルミニウム等の膜を成膜すれば、コンタクト
ホールにおける、素子と配線との電気的接続が得られ導
通が可能となる。
【０００８】上述した様に、コンタクトホールの形成方
法として、等方性と異方性のエッチングを組み合わせ
て、図２（ｃ）の様な断面形状と作り込む理由は、上部
を等方性のエッチングによっておわんの様な形状にする
ことで、コンタクトホール７におけるアルミニウムの成
膜状態がどの面でも均一な膜厚になりやすくし、良好な
ステップカバレッジを得ることができる為である。又、
さらにステップカバレッジを良好にし、微細なコンタク
トホール７においてもアルミニウムの段切れ等による不
具合が発生しにくくなる様に、アルミニウムの成膜前に
８００℃〜９００℃程度の熱処理を行ない等方性及び異
方性のエッチングによって生じたＢＰＳＧ膜１における
角を丸くだらすことが通常行なわれている（図２
（ｄ））。
法として、等方性と異方性のエッチングを組み合わせ
て、図２（ｃ）の様な断面形状と作り込む理由は、上部
を等方性のエッチングによっておわんの様な形状にする
ことで、コンタクトホール７におけるアルミニウムの成
膜状態がどの面でも均一な膜厚になりやすくし、良好な
ステップカバレッジを得ることができる為である。又、
さらにステップカバレッジを良好にし、微細なコンタク
トホール７においてもアルミニウムの段切れ等による不
具合が発生しにくくなる様に、アルミニウムの成膜前に
８００℃〜９００℃程度の熱処理を行ない等方性及び異
方性のエッチングによって生じたＢＰＳＧ膜１における
角を丸くだらすことが通常行なわれている（図２
（ｄ））。
【０００９】
【発明が解決しようとする課題】この従来技術によるコ
ンタクトホールの形成方法においては、アルミニウムの
成膜前に、８００℃〜９００℃程度の熱処理を行なう為
以下に述べる様なデバイス特性の不具合が生じる。
ンタクトホールの形成方法においては、アルミニウムの
成膜前に、８００℃〜９００℃程度の熱処理を行なう為
以下に述べる様なデバイス特性の不具合が生じる。
【００１０】上述した熱処理は、コンタクトホール形成
の為のエッチング後すなわち、基板上の不純物拡散層表
面が露出した状態で行なわれるが、その際、絶縁膜であ
るＢＰＳＧ膜も高温の雰囲気にさらされる為、膜中にあ
る濃度で含まれるボロン，リンなどの不純物が気体とな
って発生し露出した不純物拡散層表面から基板内部へ拡
散する。この時、Ｎ型不純物拡散層にとってもボロン，
Ｐ型不純物拡散層にとってのリンの拡散は各々反対導電
型の不純物拡散となるから、コンタクトホール部の基板
表面とアルミニウム配線との界面部分に本来の不純物拡
散層の不純物濃度が低い領域を形成することになるの
で、コンタクトホールにおける電気抵抗（以下コンタク
ト抵抗と称す）の増大や、抵抗特性が直線にならず良好
なオーミック接続が得られないといった不具合が生じ
る。
の為のエッチング後すなわち、基板上の不純物拡散層表
面が露出した状態で行なわれるが、その際、絶縁膜であ
るＢＰＳＧ膜も高温の雰囲気にさらされる為、膜中にあ
る濃度で含まれるボロン，リンなどの不純物が気体とな
って発生し露出した不純物拡散層表面から基板内部へ拡
散する。この時、Ｎ型不純物拡散層にとってもボロン，
Ｐ型不純物拡散層にとってのリンの拡散は各々反対導電
型の不純物拡散となるから、コンタクトホール部の基板
表面とアルミニウム配線との界面部分に本来の不純物拡
散層の不純物濃度が低い領域を形成することになるの
で、コンタクトホールにおける電気抵抗（以下コンタク
ト抵抗と称す）の増大や、抵抗特性が直線にならず良好
なオーミック接続が得られないといった不具合が生じ
る。
【００１１】コンタクト抵抗の増大やオーミック接続の
悪化は、トランジスタを通じて流れる電流の低下を招
き、ＩＣの動作速度の低下，直流特性の悪化といった問
題を生じる。
悪化は、トランジスタを通じて流れる電流の低下を招
き、ＩＣの動作速度の低下，直流特性の悪化といった問
題を生じる。
【００１２】
【課題を解決するための手段】本発明の特徴は、半導体
素子が形成された半導体基板上に、例えば、ＢＰＳＧ
膜、ＰＳＧ膜、ＢＳＧ膜等のガラス膜をその表面に有す
る絶縁層を形成する工程と、フォトレジストをマスクと
して前記絶縁層のコンタクトホール形成領域に該絶縁層
の膜厚の途中まで等方性エッチングを行う工程と、前記
フォトレジストを除去する工程と、前記半導体基板の表
面が露出していない状態で例えば、８００℃〜９００℃
の温度で熱処理を行い前記等方性エッチングによって生
成された前記ガラス膜の角部を丸める工程と、しかる後
に、全面に異方性エッチングを行って前記絶縁層のコン
タクトホール形成領域に、前記半導体基板に形成された
半導体素子の不純物拡散層の表面が露出するコンタクト
ホールを形成する工程とを有する半導体集積回路の製造
方法にある。
素子が形成された半導体基板上に、例えば、ＢＰＳＧ
膜、ＰＳＧ膜、ＢＳＧ膜等のガラス膜をその表面に有す
る絶縁層を形成する工程と、フォトレジストをマスクと
して前記絶縁層のコンタクトホール形成領域に該絶縁層
の膜厚の途中まで等方性エッチングを行う工程と、前記
フォトレジストを除去する工程と、前記半導体基板の表
面が露出していない状態で例えば、８００℃〜９００℃
の温度で熱処理を行い前記等方性エッチングによって生
成された前記ガラス膜の角部を丸める工程と、しかる後
に、全面に異方性エッチングを行って前記絶縁層のコン
タクトホール形成領域に、前記半導体基板に形成された
半導体素子の不純物拡散層の表面が露出するコンタクト
ホールを形成する工程とを有する半導体集積回路の製造
方法にある。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明によるコンタクトホールの形成方法
につき、その断面図を示したものである。
る。図１は、本発明によるコンタクトホールの形成方法
につき、その断面図を示したものである。
【００１４】図１（ａ）と図１（ｂ）の工程は従来技術
の図２（ａ）と図２（ｂ）の工程と同じである。すなわ
ちレジストパターンをマスクとして等方性のエッチング
を行う過程迄は、従来技術による方法と同じであるが、
ＢＰＳＧ膜１を成膜する際の膜厚は、後で行なう異方性
のエッチングをレジストパターンをマスクとせずに行な
う為、エッチングによる膜減り量を考慮して厚くしてお
く必要がある。
の図２（ａ）と図２（ｂ）の工程と同じである。すなわ
ちレジストパターンをマスクとして等方性のエッチング
を行う過程迄は、従来技術による方法と同じであるが、
ＢＰＳＧ膜１を成膜する際の膜厚は、後で行なう異方性
のエッチングをレジストパターンをマスクとせずに行な
う為、エッチングによる膜減り量を考慮して厚くしてお
く必要がある。
【００１５】次に、等方性のエッチングを行なった後
に、フォトレジスト６を除去したうえで８００℃〜９０
０℃の熱処理を行ないＢＰＳＧ膜１の角を丸くだらす
（図１（ｃ））。
に、フォトレジスト６を除去したうえで８００℃〜９０
０℃の熱処理を行ないＢＰＳＧ膜１の角を丸くだらす
（図１（ｃ））。
【００１６】さらに、異方性のエッチングを全面行なう
ことによりＢＰＳＧ膜１及びシリコン酸化膜２の残膜を
除去し基板上の拡散層表面を露出させ、コンタクトホー
ル７の形成が終了する（図１（ｄ））。
ことによりＢＰＳＧ膜１及びシリコン酸化膜２の残膜を
除去し基板上の拡散層表面を露出させ、コンタクトホー
ル７の形成が終了する（図１（ｄ））。
【００１７】なお、等方性のエッチングをウェットエッ
チングで行なう場合エッチング量の制御が比較的難しい
が、ＢＰＳＧ膜とポリシリ電極及び基板との間の絶縁膜
を窒化膜とすれば、ウェットエッチングでほとんどエッ
チングが進行しない窒化膜の上層部分でエッチングが止
まる為、最適なエッチング量を得ることができる。
チングで行なう場合エッチング量の制御が比較的難しい
が、ＢＰＳＧ膜とポリシリ電極及び基板との間の絶縁膜
を窒化膜とすれば、ウェットエッチングでほとんどエッ
チングが進行しない窒化膜の上層部分でエッチングが止
まる為、最適なエッチング量を得ることができる。
【００１８】
【発明の効果】以上説明したように本発明によるコンタ
クトホールの形成方法は、等方性のエッチングと異方性
のエッチングとの間で熱処理を行なうことで、基板上の
不純物拡散層表面へ熱処理中にボロン，リンなどの不純
物が拡散することがなく、コンタクトホールにおける電
気的特性の悪化が生じないという効果を有する。
クトホールの形成方法は、等方性のエッチングと異方性
のエッチングとの間で熱処理を行なうことで、基板上の
不純物拡散層表面へ熱処理中にボロン，リンなどの不純
物が拡散することがなく、コンタクトホールにおける電
気的特性の悪化が生じないという効果を有する。
【図１】本発明の一実施例によるコンタクトホールの形
成方法を示した断面図。
成方法を示した断面図。
【図２】従来技術によるコンタクトホールの形成方法を
示した断面図。
示した断面図。
１ ＢＰＳＧ膜 ２ シリコン酸化膜あるいはシリコン窒化膜 ３ 不純物拡散層 ４ 半導体基板 ５ ゲート電極 ６ フォトレジスト ７ コンタクトホール
Claims (1)
- 【請求項１】 半導体素子が形成された半導体基板上
に、ガラス膜をその表面に有する絶縁層を形成する工程
と、フォトレジストをマスクとして前記絶縁層のコンタ
クトホール形成領域に該絶縁層の膜厚の途中まで等方性
エッチングを行う工程と、前記フォトレジストを除去す
る工程と、前記半導体基板の表面が露出していない状態
で熱処理を行ない前記等方性エッチングによって生成さ
れた前記ガラス膜の角部を丸める工程と、しかる後に、
全面に異方性エッチングを行って前記絶縁層のコンタク
トホール形成領域に前記半導体基板の表面が露出するコ
ンタクトホールを形成する工程とを有することを特徴と
する半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7503292A JPH05283406A (ja) | 1992-03-31 | 1992-03-31 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7503292A JPH05283406A (ja) | 1992-03-31 | 1992-03-31 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283406A true JPH05283406A (ja) | 1993-10-29 |
Family
ID=13564446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7503292A Pending JPH05283406A (ja) | 1992-03-31 | 1992-03-31 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283406A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278154A (ja) * | 2009-05-27 | 2010-12-09 | Sumitomo Electric Ind Ltd | 半導体レーザ素子の製造方法及び半導体レーザ素子 |
-
1992
- 1992-03-31 JP JP7503292A patent/JPH05283406A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278154A (ja) * | 2009-05-27 | 2010-12-09 | Sumitomo Electric Ind Ltd | 半導体レーザ素子の製造方法及び半導体レーザ素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |