JPH05274386A - 論理回路シミュレ−ション結果表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 目で見て各ディレイの差が判断でき、かつ人
手による計算や煩雑な作業をなくし、エラ−部分を即座
に判断できるようにし、ショ−トパルスも容易に識別で
きるようにし、人手によるエラ−部分のチェックをなく
し、人手によるデ−タ収集作業や測定、集計作業や管理
作業をなくすことができるようにする。 【構成】 最小、標準、最大を同時にシミュレ−ション
して、同時に表示できるようにする。論理シミュレ−シ
ョン手段と、結果保持手段と、波形整合性チェック手段
と、重ね合わせ表示手段と、波形表示手段とを具備す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＳＩＣの設計等にお
ける論理回路のシミュレ−ション結果の波形表示装置に
関するものである。

【０００２】

【従来の技術】一般に、フルカスタムＩＣとセミカスタ
むＩＣ、およびＡＳＳＰ（特定用途向け標準品）をまと
めてＡＳＩＣ（Ａpplication Ｓpecific Ｉntegrated
Ｃircuit)と呼んでいる。さらに、ＰＬＤ（プログラ
マブル・ロジック・デバイス）を含めることもある。通
常、論理シミュレ−タを用いて、ＡＳＩＣ等を開発する
場合には、各ＡＳＩＣメ−カが提供したライブラリを利
用して、論理回路のディレイが最小、標準、最大の状態
でシミュレ−ションを行い、３種類のディレイ値で動作
を確認することが必要となる。また、設計する時点で
は、各信号がどの程度のディレイを持っているか、最小
ディレイを設定した場合のシミュレ−ションにおける変
化位置と、最大ディレイを設定した場合のシミュレ−シ
ョンにおける変化位置とでどの程度遅れるか、等を確認
することも通常行われている。しかしながら、これらを
自動的にチェックしたり、目に見えるように表示する装
置や方法は、未だ開発されていなかった。そこで、本願
より先に、本出願人は波形の整合性を自動的にチェック
することが可能な方法を提案した（特願平２−３００８
８１号明細書および図面『論理回路検証装置のエラ−検
出制御方法』参照）。

【０００３】

【発明が解決しようとする課題】前述のように、従来の
シミュレ−タは、最小ディレイ、標準ディレイ、最大デ
ィレイの３種を各ＡＳＩＣメ−カが各シリ−ズ毎に提供
しているが、殆んどのものはそれらのディレイを変化さ
せて３つのシミュレ−ションを全て行うことができる。
しかし、それらのシミュレ−タでは、ディレイ差により
生じた変化の差を波形として見ることはできなかった。
また、一部のメ−カでは、特別のシミュレ−タにより変
化の差を見せるものもあるが、その装置はシミュレ−タ
自体が行う処理によって実現している。従って、どのシ
ミュレ−タを使用してもできるというものではなく、一
部のシミュレ−タの１つの機能であった。従って、その
殆んどのものは、シミュレ−タによる変化の差を出力さ
せようとしても、出力が全てアンノン（不定）となって
しまうという問題があった。本発明の第１の目的は、こ
れら従来の課題を解決し、通常のシミュレ−タを用いて
行ったシミュレ−ション結果より、ディレイの差を見易
く表示することができ、かつ人手による計算や煩雑な作
業をなくすことが可能な論理回路シミュレ−ション結果
表示装置を提供することにある。本発明の第２の目的
は、全信号を対象にする必要がなく、コンピュ−タ上で
の処理が低減され、処理の高速化が可能であり、処理の
待ち時間の短縮が可能な論理回路シミュレ−ション結果
表示装置を提供することにある。本発明の第３の目的
は、各ディレイによる位相が正常となっていないエラ−
部分があるとき、これを波形上で探す煩雑な作業をなく
し、どこがエラ−部分かを即座に判断できるような論理
回路シミュレ−ション結果表示装置を提供することにあ
る。本発明の第４の目的は、波形エラ−となる位相のず
れたショ−トパルスを検出したとき、波形エラ−とは別
に扱うことができ、人目により完全に識別できるように
した論理回路シミュレ−ション結果表示装置を提供する
ことにある。本発明の第５の目的は、エラ−部分の自動
探索ができるようにして、人手による探索作業をなく
し、簡単にエラ−部分のチェックを行うことが可能な論
理回路シミュレ−ション結果表示装置を提供することに
ある。本発明の第６の目的は、エラ−部分の詳細情報を
表示することにより、簡単にエラ−部分の各ディレイ波
形が見れるようにして、人手による煩雑なデ−タ収集作
業をなくすことが可能な論理回路シミュレ−ション結果
表示装置を提供することにある。本発明の第７の目的
は、各変化点が変化の状態によりどのようなディレイで
の差が生じているかを自動集計して、人手による煩雑な
測定、集計作業をなくすことが可能な論理回路シミュレ
−ション結果表示装置を提供することにある。本発明の
第８の目的は、エラ−部分をチェック後、マスク設定で
きるようにして、これを色を変えて表示でき、どこまで
チェックしたか等のエラ−の管理を行うことにより、煩
雑な管理作業をなくすことが可能な論理回路シミュレ−
ション結果表示装置を提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の論理回路シミュレ−ション結果表示装置
は、（イ）ＡＳＩＣ等の設計する論理回路をシミュレ−
ションするために、コンピュ−タ上に入力する論理回路
入力手段と、論理回路をシミュレ−ションする際に必要
となる入力パタ−ンを作成するテストパタ−ン入力手段
と、論理回路とテストパタ−ンとを用いてシミュレ−シ
ョンを実行する論理シミュレ−ション手段と、最小、標
準、最大の３種のディレイでのシミュレ−ション結果を
各々保持する各ディレイ別論理シミュレ−ション結果保
持手段と、３種のディレイでの波形の位勤が合っている
か否かをチェックする波形整合性チェック手段と、波形
表示手段とを有することを特徴としている。また、
（ロ）波形表示手段として、３種類のディレイでの波形
を重ね合わせて表示する重ね合わせ表示手段と、全信号
のうちの必要な信号を指定する重ね合わせ表示信号指定
手段とを具備し、重ね合わせ表示信号指定手段により指
定された一部の信号に対して波形を重ね合わせて表示す
ることを特徴としている。また、（ハ）波形表示手段と
して、波形の整合性チェックでエラ−となったり、ショ
−トパルスエラ−となった部分に対して、背景色や信号
線の色で各エラ−を表示する各種エラ−等の色表示手段
を具備したことを特徴としている。また、（ニ）波形整
合性チェック手段によるチェックの結果、波形エラ−が
検出された場合、波形エラ−の中より安定幅が短いため
に位相がずれてしまったショ−トパルスエラ−を検出す
るショ−トパルス検出手段と、ショ−トパルスを上記波
形エラ−とは別に扱えるように、波形エラ−とは別の色
で表示する各種エラ−等の色表示手段とを具備すること
を特徴としている。また、（ホ）波形表示手段として、
シミュレ−ション結果重ね合わせエラ−表示上の波形群
より、波形エラ−を時間順にサ−チすることにより、前
後のエラ−発生位置の波形画面に表示する波形エラ−サ
−チ表示手段を具備したことを特徴としている。また、
（ヘ）波形表示手段として、波形のエラ−部分を指示す
ることにより、波形の各ディレイ毎の詳細波形情報を表
示するエラ−部分の各ディレイ詳細波形表示手段を具備
したことを特徴としている。さらに、（ト）各ディレイ
別論理シミュレ−ション結果保持手段に保持されている
各信号における各変化点のディレイによる立ち上り、立
ち下り等の遅れ幅の最小、平均、最大を集計するディレ
イ差での変化の幅測定手段を具備したことを特徴として
いる。さらに、（チ）波形表示手段により重ね合わされ
た波形が表示された場合、各位置のエラ−に対して問題
がないことを確認したときに、エラ−をマスク設定する
エラ−部分マスク設定手段と、マスクが設定されたとき
に色を変える各種エラ−等の色表示手段とを具備したこ
とを特徴としている。

【０００５】

【作用】本発明においては、最小（ＭＮＩ）と最大
（ＭＡＸ）を同時にシミュレ−ションするような特種な
シミュレ−タではなく、通常のシミュレ−タを用いて行
ったシミュレ−ション結果から、ディレイの差を見易く
表示する。そして、最小ディレイと標準ディレイと最大
ディレイでのシミュレ−ション結果より波形の位相のチ
ェックを行い、そのチェックにより正常な位相部分では
各ディレイでの変化点位置の遅れを波形上に表示する。
また、波形の重ね合わせをする信号を指定することに
より、全信号を対象とする必要がなく、コンピュ−タ上
での処理を低減でき、処理の高速化を図ることができる
ので、レスポンスの向上が図れる。また、各ディレイ
による位相が正常となっていないエラ−部分に対して、
その背景色や信号線の色等を変化させることにより、ど
こがエラ−部分かを即座に判断できるようにする。ま
た、ショ−トパルスを検出する機により、波形エラ−
となってしまう位相のずれたショ−トパルスを検出し、
波形エラ−とは別で扱うことにより、波形エラ−の中に
ショ−トパルスが入らないようにして、全体のエラ−を
少なくし、別の色で表示することにより人目での識別を
容易にする。また、エラ−部分のサ−チができるよう
にして、エラ−探索作業をなくし、簡単にエラ−部分の
チェックを行えるようにする。また、エラ−部分の詳
細情報を表示する機能を持つことにより、簡単にエラ−
の部分の各ディレイの波形が見れるようにし、人手によ
る煩雑なデ−タ集め作業をなくす。また、各信号毎に
各変化点が変化の状態により、どのようなディレイでの
差ができいるかを自動集計することによって、集計作業
をなくす。さらに、エラ−部分をチェック後、マスク
を設定して、それにより色を変えて表示することによ
り、どこまでチェックしたか、あるいは重複してチェッ
クしないように、エラ−を管理する。

【０００６】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図２は、本発明の論理シミュレ−ション結果
表示装置の全体構成図である。図２において、１０１は
デ−タ処理部、１０２はマウス、１０３はキ−ボ−ド、
１０４はメモリ、１０５は画面表示部である。本発明に
おいては、デ−タ処理部１０１に種々の機能モジュ−ル
を格納することにより、人手による計算や煩雑な作業を
なくし、処理の待ち時間を短縮させる。また、エラ−部
分の色を変えることにより、波形表示を時間スケ−ルを
大きくして圧縮し表示しても、全体の波形上でどの部分
にエラ−があるかを簡単に識別できるようにする。さら
に、煩雑な識別作業、デ−タ収集作業、測定・集計作
業、および管理作業をなくすことができる。

【０００７】図１は、図１におけるデ−タ処理部の機能
ブロック図である。図１に示すように、本発明のデ−タ
処理部１０１は、論理回路入力手段２０１とテストパタ
−ン入力手段２０２、論理シミュレ−ション・保持・整
合性チェック手段２００、ショ−トパルスエラ−検出手
段２０６、ディレイ差での変化の幅測定手段２０７、波
形表示手段２０８、およびエラ−部分の各ディレイ詳細
波形表示手段２１３から構成される。論理回路入力手段
２０１は、ＡＳＩＣ等の設計する回路をシミュレ−ショ
ンするためにコンピュ−タ上に入力するもの（プログラ
ムモジュ−ル）であって、マウス１０２と連動して動作
する。テストパタ−ン入力手段２０２は、その回路をシ
ミュレ−ションする際に必要となる入力パタ−ンを作成
するもの（プログラムモジュ−ル）であり、論理シミュ
レ−ション手段２０３は、入力された論理回路とテスト
パタ−ンを用いて実際のシミュレ−ションを行う。この
論理シミュレ−ション手段２０３では、ＡＳＩＣ設計用
ツ−ルとして、各ＡＳＩＣメ−カが各ＡＳＩＣシリ−ズ
毎にライブラリを提供しており、それを用いることによ
り、素子のディレイを考慮したシミュレ−ションが行え
るようになっている。また、ディレイは、種々の条件か
ら最小ディレイ、標準ディレイ、最大ディレイの３種が
用意されるのが通常である。

【０００８】各ディレイ別論理シミュレ−ション結果保
持手段２０４は、３種のディレイでのシミュレ−ション
結果をそれぞれ保持するものであり、また波形整合性チ
ェック手段２０５は、３種のディレイでの波形の位相が
合致しているか否か等、ディレイ間での波形の整合性チ
ェックを行うものであり、正常な位相の波形と波形エラ
−に分けるものである。ショ−トパルスエラ−検出手段
２０６は、波形エラ−の中から安定幅が短いために位相
がずれてしまったショ−トパルスエラ−を波形エラ−と
は別に扱えるように分けるものである。ディレイ差での
変化の幅測定手段２０７は、ディレイが変わったシミュ
レ−ション結果間で正常な位相を持つ波形の変化点の変
化遅れの幅を計算し、集計するものである。これによ
り、各信号の変化でのタイミングマ−ジンを見ることが
できる。波形表示手段２０８は、従来より行われていた
１種類のディレイでの波形表示機能に加えて、重ね合わ
せ表示手段２０９、各種エラ−等の色表示手段２１０、
重ね合わせ表示信号指定手段２１１、および波形エラ−
サ−チ表示手段２１２を備えている。このうち、重ね合
わせ表示手段２０９は、３種のディレイ波形を整合性チ
ェックを行ったデ−タにより重ね合わせて表示するもの
であり、各種エラ−等の色表示手段２１０は、波形の整
合性チェックでエラ−となったり、ショ−トパルスエラ
−となった部分に対して、背景色や信号線の色で各エラ
−を識別できるようにするものである。また、重ね合わ
せ表示信号指定手段２１１は、一部分の信号に対して波
形の重ね合わせ表示を行うことを指定するものであり、
波形エラ−サ−チ表示手段２１２は、長いパタ−ン上で
いくつか発生したエラ−を直ちに探し出して画面に表示
するためのものである。さらに、エラ−部分の各ディレ
イ詳細波形表示手段２１３が備えられ、各ディレイの詳
細波形が表示される。

【０００９】図３は、本発明によりシミュレ−ションを
行うためのディレイ回路の図である。このディレイ回路
を介して信号を流すことにより、種々の条件を与えて、
最小ディレイと標準ディレイと最大ディレイの３種類を
実行する。図４は、本発明による論理回路シミュレ−シ
ョンの概略動作フロ−チャ−トである。先ず、論理回路
入力手段２０１からコンピュ−タ上に論理回路を入力し
（ステップ４０１）、次にテストパタ−ン入力手段２０
２からテストパタ−ンを作成して入力する（ステップ４
０２）。コンピュ−タでシミュレ−ションを実行し（ス
テップ４０３）、本実施例では、最小ディレイ（ＭＩ
Ｎ）、標準ディレイ（ＴＹＰ）、および最大ディレイ
（ＭＡＸ）の３種のディレイで実行し、それぞれの結果
を残す。この結果を波形表示して（ステップ４０４）、
タイミング検証を行う（ステップ４０５）。本発明は、
このフロ−中のステップ４０４の波形表示とステップ４
０５のタイミング検証の一部である。

【００１０】図５、図６および図７は、本発明の一実施
例を示す論理回路シミュレ−ション結果表示の動作フロ
−チャ−トである。図５、図６および図７では、図４の
フロ−のステップ４０４，４０５を示している。先ず、
ＭＩＮ、ＴＹＰ、およびＭＡＸの３種の各ディレイでの
シミュレ−ション結果があるか否かをチェックし（ステ
ップ５０１）、なければ、ＴＹＰのシミュレ−ション結
果があるか否かを判定し（ステップ５０２）、なけれ
ば、処理を終了する。ＴＹＰのシミュレ−ション結果が
あれば、ＴＹＰの波形を表示して（ステップ５０３）、
コマンドの入力を待つ（ステップ５１７）。一方、ＭＩ
Ｎ，ＴＹＰ，ＭＡＸのシミュレ−ション結果が全て揃っ
ている場合には、波形の重ね合わせ表示を行うか否かを
チェックして（ステップ５０４）、行うならば、重ね合
わせを行う対象が全信号であるか否か、信号の指定があ
るか否かをチェックする（ステップ５０５）。なお、波
形の重ね合われ表示を行わないときには、ＴＹＰの波形
を表示して（ステップ５０３）、コマンドの入力を待つ
（ステップ５１７）。波形の重ね合わせ表示を行う対象
が全信号の場合には、信号に対して波形の整合性をチェ
ックする（ステップ５１０）。また、対象が指定された
信号であれば、新規に指定するか、あるいは既存の指定
を利用するかを判定する（ステップ５０６）。もし、新
規に指定するのであれば、重ね合わせ表示を行う信号を
指定して、それをセ−ブして保存し（スップ５０８）、
次に重ね合わせ表示を行わない信号に対して、ＴＹＰの
デ−タで波形を表示する（ステップ５０９）。また、既
存の指定を利用する場合には、既存の重ね合わせデ−タ
を読み込んで（ステップ５０７）、重ね合わせをしない
信号に対し、ＴＹＰの波形を表示する（ステップ５０
９）。いずれの場合にも、重ね合わせ表示を行う信号に
対しては、波形の整合性チェックを実行する（ステップ
５１０）。

【００１１】各信号毎に３種のディレイ間で位相が合っ
ていれば正常波形、位相が合わない部分を波形エラ−と
して全デ−タを処理する。このうち、波形エラ−として
検出されたエラ−の中から、安定幅が短いために位相が
ずれてしまったショ−トパルスを波形エラ−から分ける
（ステップ５１１）。次に、正常な位相と判断された波
形（変化点）に対して、各変化点での変化遅れの幅（デ
ィレイによる立ち上りの遅れ幅等）を計算し、信号別で
変化内容別（０→１の変化、および１→ｚの変化等）に
集計を行う。ここで、それぞれの最小の振れ、最大の振
れ、振れの平均を求める（ステップ５１２）。次に、重
ね合わせ表示する信号に対して、波形の整合性チェック
の結果をもとにして重ね合わせ波形を表示する（ステッ
プ５１３）。次に、エラ−部分にマスク指定がなされて
いるものがあるか否かをチェックし（ステップ５１
４）、なければ、マスクされていないエラ−に対してエ
ラ−と識別できるように、エラ−の色として色付きで表
示する（ステップ５１６）。また、マスク指定がなされ
ているものがあれば、マスク指定されている部分のエラ
−は、マスクしてあると識別できるように、マスクの色
として色付きで表示する（ステップ５１５）。

【００１２】図６および図７において、コマンド入力が
あったか否かをチェックして、入力がなければあるまで
待つ（ステップ５１７）。コマンド入力があれば、エラ
−部分をサ−チし、表示するコマンドであるか否かをチ
ェックする（ステップ５１８）。そうであれば、前方向
サ−チか、後方向サ−チかをチェックし（ステップ５１
９）、前方向であれば、現位置より前にエラ−があるか
否かをチェックして（ステップ５２０）、エラ−があれ
ば、そのエラ−部分が画面に表示されるようにスクロ−
ルする（ステップ５２１）。また、後方向サ−チでは、
現位相より後にエラ−があるか否かをチェックして（ス
テップ５２２）、あれば、同じようにして、エラ−が画
面に表示されるようにスクロ−ルする（ステップ５２
１）。次に、コマンド入力がエラ−の詳細情報の表示で
あるか否かをチェックし（ステップ５２３）、そうであ
れば、エラ−詳細情報表示用のウィンドウを作成して
（ステップ５２４）、エラ−の詳細情報として、各ディ
レイの波形等を表示する（ステップ５２５）。エラ−詳
細情報表示のコマンドでない場合、およびエラ−詳細情
報表示が終了した場合には、次にコマンド入力がエラ−
部分に対するマスク指定か否かをチェックし（ステップ
５２６）、そうであれば、当該エラ−の全変化点および
変化内容をマスク指定するパタ−ンとして、マスク情報
デ−タに登録する（ステップ５２７）。次に、当該エラ
−部分のエラ−色表示をマスクの色表示に変更する（ス
テップ５２８）。次に、波形表示および波形解析が終了
のコマンド入力であるか否かをチェックして（ステップ
５２９）、そうであれば、処理を終了する。また、そう
でないときには、他のコマンドに対する処理を実行して
（ステップ５３０）、ステップ５１７に戻り、コマンド
入力を待つ。

【００１３】図８は、本発明における画面表示されたパ
ルス波形図である。図８において、は最小ディレイ
（ＭＩＮ）、は標準ディレイ（ＴＹＰ）、およびは
最大ディレイ（ＭＡＸ）における各シミュレ−ション結
果を示す画面である。いずれも、図８では、ＳＩＧＡと
ＳＩＧＢのみが示されている。これらの３種のディレイ
波形を波形整合性チェック処理により、各波形間での位
相をチェックして波形を重ね合わせると、図８に示す
ような表示となる。各ディレイの遅れが示される部分は
変化の遅れを示す色で表示され、図では斜線により識別
される。また、エラ−が生じた部分には、エラ−の色を
付けて表示され、識別される。図９は、本発明のエラ−
詳細情報表示の例を示す図である。エラ−部分では、Ｍ
ＩＮ、ＴＹＰ、ＭＡＸを重ねてしまうと判らなくなるの
で、詳細表示モ−ドにして当該エラ−をセレクトする
（図７におけるステップ５２３参照）。これにより、図
９に示すようにＭＩＮ，ＴＹＰ，ＭＡＸの波形が分離さ
れて表示される。ここでは、ＭＡＸのディレイに立上げ
と立下げがない（つまり、信号の復帰がない）。波形チ
ェックでは、ＮＩＮ，ＴＹＰ，ＭＡＸの順にある場合
で、その変化状態が同じ場合のみ正常波形として処理す
る。図９の場合には、変化点がＭＩＮ，ＴＹＰ，ＭＡＸ
の順になっていないため、当然エラ−として検出され
る。

【００１４】図１０は、本発明における波形エラ−中の
ショ−トパルスの図である。波形エラ−中のショ−トパ
ルスは、図９に示すような波形であって、変化点の順が
・・・となっているが、がＭＡＸではないた
め、正常な位相ではなくなっている。しかし、ショ−ト
パルスであるため、別個に扱われる。すなわち、波形エ
ラ−の中で、短いパルスで順番がずれた波形（桁ずれ）
を検出するため、ショ−トパルス検出幅を設定し、これ
を使用して桁ずれを起したショ−トパルスを検出する。
ショ−トパルスであるが、変化点の順序がＭＩＮで、
ＴＹＰで、ＭＡＸで、ＭＩＮで、ＴＹＰで、Ｍ
ＡＸでであれば、正常のショ−トパルスである。図１
１は、変化のディレイによる差集計結果を示す図であ
る。各変化点での変化遅れ幅を集計した結果は、図１１
に示すように表示される。すなわち、最小、平均、最大
の各々について、変化遅れ幅の中の最小幅と最大幅と平
均を波形と回数で表示している。以上説明した実施例で
は、エラ−は朱色、ショ−トパルスは薄緑色、変化の遅
れ幅は薄青色＋斜線をつけている。また、色の代りに揮
度を使用することも可能である。また、本実施例では、
波形の整合性チェックおよび表示を、全て一度に行って
いるが、本発明はこの方法に限定されず、その他にも、
画面に表示する分ずつチェックする方法、あるいは画面
前後の数倍までを１単位としてチェックする方法等が考
えられる。また、画面への表示のタイミングも、本実施
例では、重ね合わせを行わない信号と重ね合わせる信号
の表示は別々になっているが、デ−タを揃えてから最後
に一回で表示する方法も考えられる。さらに、ディレイ
により波形が分れる部分は、各ディレイ毎に色を変化さ
せて表示するようになっている。例えば、ＭＩＮは濃い
青色、ＴＹＰは赤色、ＭＡＸは紫色にする。

【００１５】本発明においては、論理シミュレ−タに
おいてＡＳＩＣ等を開発する場合に、最小、標準、最大
のディレイを用いたシミュレ−ションの結果から、各信
号の変化点での変化遅れを把えた波形の重ね合わせを表
示ができる。これにより、特別なシミュレ−タを購入す
る必要がなく、かつ従来の人手による計算や煩雑な作業
をなくすことができる。 波形の重ね合わせを行って、表示する信号を指定でき
るので、処理の待ち時間を短縮することができる。 波形表示を時間スケ−ルを大きくし圧縮して表示する
と、波形だけでは細かくなってしまうため、エラ−か否
か判断できなくなるので、エラ−部分の色を変えること
により、全体の波形上でどの部分にエラ−があるかを簡
単に識別することができ、人間による煩雑な識別作業を
減らすことができる。 波形エラ−を解析する際に、多量に発生するショ−ト
パルスが入っていると、作業量が増加してしまうが、シ
ョ−トパルスを波形えラ−とは別にして異なる色で表示
することにより、作業量を減少させ、人の目による識別
を容易にすることができる。 エラ−部分を順次サ−チして表示できるので、長いテ
ストパタ−ン中に点存するエラ−を画面スクロ−ル等を
使用して探す必要がなく、簡単にエラ−部分を見てチェ
ックすることができる。 エラ−部分の詳細波形を見ることができるので、エラ
−の詳細状態を簡単に見ることが可能となり、人手によ
る煩雑なデ−タ集め作業をなくすことができる。 変化のディレイによる差を自動集計することにより、
人手による煩雑な測定、集計作業をなくすことができ
る。 マスク設定ができるようになるので、チェックして問
題がないエラ−と未チェックエラ−を容易に識別できる
ようになり、人による煩雑な管理作業をなくすことがで
きる。

【００１６】

【発明の効果】このように、本発明によれば、特別なシ
ミュレ−タを購入する必要がなく、処理の待ち時間が短
縮され、人手による計算や煩雑な作業をなくすことがで
き、かつエラ−の識別作業も簡単となり、ショ−トパル
スの識別作業も容易となる。その他に、デ−タ収集作業
や測定、集計作業や管理作業をいずれもなくすことがで
きるという効果がある。

【００１７】

【図面の簡単な説明】

【図１】本発明の一実施例を示す論理回路シミュレ−シ
ョンシステムの全体機能ブロック図である。

【図２】本発明における論理回路シミュレ−ションシス
テムのハ−ドウェア構成図である。

【図３】本発明におけるディレイ回路の図である。

【図４】本発明の論理シミュレ−ションシステムの動作
フロ−チャ−トである。

【図５】本発明の論理シミュレ−ション結果表示装置の
動作フロ−チャ−トの一部である。

【図６】図５と同じく、論理シミュレ−ション結果表示
装置の動作フロ−チャ−トの他の一部である。

【図７】図５と同じく、論理シミュレ−ション結果表示
装置の動作フロ−チャ−トの他の一部である。

【図８】本発明におけるディレイでのシミュレ−ション
結果表示画面の図である。

【図９】本発明におけるエラ−の詳細情報表示の図であ
る。

【図１０】本発明におけるショ−トパルスの説明図であ
る。

【図１１】本発明における変化のディレイによる差集計
結果の図である。

【符号の説明】

１０１ デ−タ処理部 １０２ マウス １０３ キ−ボ−ド １０４ メモリ １０５ 画面表示部 ２００ 論理シミュレ−ション主要部 ２０１ 論理回路入力手段 ２０２ テストパタ−ン入力手段 ２０３ 論理シミュレ−ション手段 ２０４ 各ディレイ別論理シミュレ−ション結果保持手
段 ２０５ 波形整合性チェック手段 ２０６ ショ−トパルスエラ−検出手段 ２０７ ディレイ差での変化の幅測定手段 ２０８ 波形表示手段 ２０９ 重ね合わせ表示手段 ２１０ 各種エラ−等の色表示手段 ２１１ 重ね合わせ表示信号指定手段 ２１２ 波形エラ−サ−チ表示手段 ２１３ エラ−部分の各ディレイ詳細波形表示手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＡＳＩＣ等の設計する論理回路をシミュ
   レ−ションするために、コンピュ−タ上に入力する論理
   回路入力手段と、該論理回路をシミュレ−ションする際
   に必要となる入力パタ−ンを作成するテストパタ−ン入
   力手段と、該論理回路とテストパタ−ンとを用いてシミ
   ュレ−ションを実行する論理シミュレ−ション手段と、
   最小、標準、最大の３種のディレイでのシミュレ−ショ
   ン結果を各々保持する各ディレイ別論理シミュレ−ショ
   ン結果保持手段と、上記３種のディレイでの波形の位相
   が合っているか否かをチェックする波形整合性チェック
   手段と、波形表示手段とを有することを特徴とする論理
   回路シミュレ−ション結果表示装置。
2. 【請求項２】 請求項１に記載の論理回路シミュレ−シ
   ョン結果表示装置において、上記波形表示手段として、
   ３種類のディレイでの波形を重ね合わせて表示する重ね
   合わせ表示手段と、全信号のうちの必要な信号を指定す
   る重ね合わせ表示信号指定手段とを具備し、該重ね合わ
   せ表示信号指定手段により指定された一部の信号に対し
   て波形を重ね合わせて表示することを特徴とする論理回
   路シミュレ−ション結果表示装置。
3. 【請求項３】 請求項１に記載の論理回路シミュレ−シ
   ョン結果表示装置において、上記波形表示手段として、
   波形の整合性チェックでエラ−となったり、ショ−トパ
   ルスエラ−となった部分に対して、背景色や信号線の色
   で各エラ−を表示する各種エラ−等の色表示手段を具備
   したことを特徴とする論理回路シミュレ−ション結果表
   示装置。
4. 【請求項４】 請求項１に記載の論理回路シミュレ−シ
   ョン結果表示装置において、上記波形整合性チェック手
   段によるチェックの結果、波形エラ−が検出された場
   合、該波形エラ−の中より安定幅が短いために位相がず
   れてしまったショ−トパルスエラ−を検出するショ−ト
   パルス検出手段と、該ショ−トパルスを上記波形エラ−
   とは別に扱えるように、波形エラ−とは別の色で表示す
   る各種エラ−等の色表示手段とを具備することを特徴と
   する論理回路シミュレ−ション結果表示装置。
5. 【請求項５】 請求項１に記載の論理回路シミュレ−シ
   ョン結果表示装置において、上記波形表示手段として、
   シミュレ−ション結果重ね合わせエラ−表示上の波形群
   より、波形エラ−を時間順にサ−チすることにより、前
   後のエラ−発生位置の波形画面に表示する波形エラ−サ
   −チ表示手段を具備したことを特徴とする論理回路シミ
   ュレ−ション結果表示装置。
6. 【請求項６】 請求項１に記載の論理回路シミュレ−シ
   ョン結果表示装置において、上記波形表示手段として、
   波形のエラ−部分を指示することにより、波形の各ディ
   レイ毎の詳細波形情報を表示するエラ−部分の各ディレ
   イ詳細波形表示手段を具備したことを特徴とする論理回
   路シミュレ−ション結果表示装置。
7. 【請求項７】 請求項１に記載の論理回路シミュレ−シ
   ョン結果表示装置において、上記各ディレイ別論理シミ
   ュレ−ション結果保持手段に保持されている各信号にお
   ける各変化点のディレイによる立ち上り、立ち下り等の
   遅れ幅の最小、平均、最大を集計するディレイ差での変
   化の幅測定手段を具備したことを特徴とする論理回路シ
   ミュレ−ション結果表示装置。
8. 【請求項８】 請求項１に記載の論理回路シミュレ−シ
   ョン結果表示装置において、上記波形表示手段により重
   ね合わされた波形が表示された場合、各位置のエラ−に
   対して問題がないことを確認したときに、該エラ−をマ
   スク設定するエラ−部分マスク設定手段と、該マスクが
   設定されたときに色を変える各種エラ−等の色表示手段
   とを具備したことを特徴とする論理回路シミュレ−ショ
   ン結果表示装置。