JPH05259898A - 位相制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 位相制御回路に関し、簡単な回路により入力
信号と出力信号間の位相差を制御することを目的とす
る。 【構成】 入力信号と出力信号の位相差に応じた位相信
号を出力する位相比較器１と、制御信号を出力する位相
制御器２と、該位相信号と該制御信号を加算する加算器
３と、該加算器３の出力を積分するフィルター４と、該
フィルター４の出力に応じた周波数の出力信号を発生さ
せる電圧制御発振器Ｖ_CO５を備え、該制御信号によって
入力信号と出力信号の位相差を制御するように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力信号と出力信号の間
に任意の位相差を生じさせる位相制御回路に関する。

【０００２】

【従来の技術】図４は通常のＰＬＬ回路の構成を示す図
である。同図において、入力信号は位相比較器１で出力
信号と位相比較され、その位相差に応じたパルスがフィ
ルター４に入力される。入力信号の位相が出力信号の位
相より早い場合にはパルス数あるいはパルス幅の増加が
生じ、遅い場合にはパルス数あるいはパルス幅の縮小が
生じる。そして、フィルター４では上記パルスを積分し
て直流電圧に変換し、電圧制御発振器５（以下、Ｖ_COと
称する）では上記直流電圧に応じた周波数の出力信号を
発生させる。

【０００３】以上のようにＰＬＬ回路は入力信号と出力
信号の位相差を一定値、たとえば０に維持するように動
作するが、上記位相差は位相比較器１の特性によって定
まる。そのため、入力信号と出力信号の位相差を任意の
値に制御するためには、図５に示したように遅延回路５
を設け、出力信号にこの遅延回路５を介して所定の位相
差を持たせて位相比較器１にフィードバックするように
していた。

【０００４】

【発明が解決しようとする課題】しかしながら、通常の
遅延回路は所定の遅延時間を有する遅延素子を用意し、
これらを切り替えることにより必要な遅延時間を得るよ
うにしているため、任意の遅延時間を得るためには多数
の遅延素子を必要とするという問題があった。

【０００５】そこで本発明は、簡単な回路により入力信
号と出力信号間の位相差を制御することを目的とする。

【０００６】

【課題を解決するための手段】上記課題の解決は、入力
信号と出力信号の位相差に応じた位相信号を出力する位
相比較器１と、制御信号を出力する位相制御器２と、該
位相信号と該制御信号を加算する加算器３と、該加算器
３の出力を積分するフィルター４と、該フィルター４の
出力に応じた周波数の出力信号を発生させる電圧制御発
振器Ｖ_CO５を備え、該制御信号によって入力信号と出力
信号の位相差を制御することを特徴とする位相制御回路
によって達成される。

【０００７】

【作用】図１は本発明の原理説明図であり、図４と同一
機能を有するものには同一番号を付した。本発明では、
通常のＰＬＬ回路に対して制御信号を出力する位相制御
器２を設け、該制御信号と位相比較器１の位相信号を加
算器３で加算し、この加算結果に応じた周波数の出力信
号を発生させているので、制御信号により入力信号と出
力信号の位相差を任意の値に制御することが可能とな
る。

【０００８】

【実施例】磁気ディスク等の記憶媒体に記録されたデー
タは、所定の周波数のクロックに従ってコード化されて
いる。従って、記録データの再生を正しく行うためには
この記録データと同期したクロックを再生する必要があ
る。図２は記録データと同期した再生クロックを得るた
めに本発明を適用した場合の実施例を示すブロック図で
ある。図３は本発明の実施例を示すタイミング図であ
る。

【０００９】まず、記録データと同一周波数のクロック
を水晶発振器（図示せず）で発生させて入力クロックと
する。この入力クロックは当然のことながら記録データ
と同一位相ではなく、たとえば、位相差Φを有する。従
って、記録データと同一位相の再生クロックを得るため
には、入力クロックと位相差Φを有するクロックを作成
すればよいこととなる。

【００１０】そこで図２に示したように、記録データを
位相比較器21に入力し再生クロックと位相比較し、位相
比較器21から、記録データと再生クロックとの位相差を
０とするようなパルス数を出力させ、これをアップダウ
ンカウンタ22に入力する。ついでアップダウンカウンタ
22により上記パルス数をカウントしＤ／Ａコンバータ23
でアナログ電圧に変換したものが抵抗24を介してアンプ
25に入力される。同図において、アンプ25と抵抗26、2
8、容量27、29はフィルター４を構成する。

【００１１】一方、入力クロックは再生クロックと位相
比較器１で位相比較され、その位相差をΦとするような
電圧が抵抗30を介してアンプ25に入力される。従って、
位相比較器１とＤ／Ａコンバータ23からの出力を加算し
たものがフィルター４に入力することとなる。ここで、
抵抗24は加算器として機能している。上記加算結果はフ
ィルター４で直流電圧に変換され、さらに、Ｖ_CO５で上
記直流電圧に応じた周波数の再生クロックが発生する。

【００１２】以上のことから、再生クロックは入力クロ
ックとの位相差がΦ、記録データとの位相差が０とな
り、これによって記録データと同一位相の再生クロック
を得ることができる。

【００１３】図２に示したブロック図において、入力ク
ロックと再生クロックをそれぞれ分周器を介して位相比
較器１に入力させるようにしてもよい。これは、上記位
相差Φが 180度付近となった場合に、比較される位相誤
差が大きくなるという良く知られた位相比較器の特性上
の問題を避けるため、上記位相差Φを 180度から離れた
点で比較するためである。

【００１４】

【発明の効果】以上のように本発明によれば、入力信号
と出力信号の位相差を簡単な回路で任意に設定すること
ができるので、記録データからクロックを再生する回路
を作成する上で有益である。

【図面の簡単な説明】

【図１】 本発明の原理説明図、

【図２】 本発明の実施例を示すブロック図、

【図３】 本発明の実施例を示すタイミング図、

【図４】 ＰＬＬ回路の構成を示すブロック図、

【図５】 従来例の問題点を示すブロック図、

【符号の説明】

１、21 位相比較器、 22 アップダウンカ
ウンタ、２ 位相制御器、 23 Ｄ／Ａ
コンバータ、３ 加算器、 24、2
6、30 抵抗、４ フィルター、 25
アンプ、５ 電圧制御発振器、 27 容量、
６ 遅延回路、

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号と出力信号の位相差に応じた位
   相信号を出力する位相比較器(1) と、 制御信号を出力する位相制御器(2) と、 該位相信号と該制御信号を加算する加算器(3) と、 該加算器(3) の出力を積分するフィルター(4) と、 該フィルター(4) の出力に応じた周波数の出力信号を発
   生させる電圧制御発振器Ｖ_CO(5) を備え、 該制御信号によって入力信号と出力信号の位相差を制御
   することを特徴とする位相制御回路。