JPH0722769Y2 - ドロツプアウト補償回路 - Google Patents
ドロツプアウト補償回路Info
- Publication number
- JPH0722769Y2 JPH0722769Y2 JP1986054486U JP5448686U JPH0722769Y2 JP H0722769 Y2 JPH0722769 Y2 JP H0722769Y2 JP 1986054486 U JP1986054486 U JP 1986054486U JP 5448686 U JP5448686 U JP 5448686U JP H0722769 Y2 JPH0722769 Y2 JP H0722769Y2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- video signal
- input terminal
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Television Signal Processing For Recording (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、VTRのドロップアウト補償回路、特に、遅
延回路としてCCD遅延回路を用いる構成に関する。
延回路としてCCD遅延回路を用いる構成に関する。
この考案は、再生ビデオ信号と再生ビデオ信号を遅延回
路により遅延した信号をドロップアウト検出信号により
制御されるスイッチ回路で切り替えるようにしたドロッ
プアウト補償回路において、遅延回路を構成するCCD遅
延回路と、再生ビデオ信号と同期したTBCからの基準信
号に基づいてCCD遅延回路に対するクロックパルスを発
生するPLL回路とを設けることにより、変速再生時にお
いても、CCD遅延回路の遅延時間が再生ビデオ信号に追
従し、ドロップアウトの補償動作を行うことができるよ
うにしたものである。
路により遅延した信号をドロップアウト検出信号により
制御されるスイッチ回路で切り替えるようにしたドロッ
プアウト補償回路において、遅延回路を構成するCCD遅
延回路と、再生ビデオ信号と同期したTBCからの基準信
号に基づいてCCD遅延回路に対するクロックパルスを発
生するPLL回路とを設けることにより、変速再生時にお
いても、CCD遅延回路の遅延時間が再生ビデオ信号に追
従し、ドロップアウトの補償動作を行うことができるよ
うにしたものである。
VTRのドロップアウト補償回路で用いられる1H遅延回路
としてCCD遅延回路が使用されている。従来では、CCD遅
延回路を動作させるためのクロックパルスが水晶発振器
の出力信号から形成されていた。
としてCCD遅延回路が使用されている。従来では、CCD遅
延回路を動作させるためのクロックパルスが水晶発振器
の出力信号から形成されていた。
磁気テープの速度が記録時と異なる変速再生時では、例
えば圧電素子により回転ヘッドの位置を変位させ、正し
いトラッキングを可能とするVTRが知られている。この
変速再生時においては、1H（１水平周期）の長さが通常
再生時の長さと異なったものとなる。しかしながら、CC
D遅延回路の遅延量は、通常再生時の1Hの長さに固定さ
れているので、変速再生時において、ドロップアウト補
償回路を動作させることができなかった。
えば圧電素子により回転ヘッドの位置を変位させ、正し
いトラッキングを可能とするVTRが知られている。この
変速再生時においては、1H（１水平周期）の長さが通常
再生時の長さと異なったものとなる。しかしながら、CC
D遅延回路の遅延量は、通常再生時の1Hの長さに固定さ
れているので、変速再生時において、ドロップアウト補
償回路を動作させることができなかった。
従って、この考案の目的は、再生ビデオ信号の周波数変
動に追従して遅延量が変化し、変速再生時でも、ドロッ
プアウト補償を行うことができ、また、TBCからのリタ
ーンサブキャリア信号を利用することにより、簡単な構
成とされたドロップアウト補償回路を提供することにあ
る。
動に追従して遅延量が変化し、変速再生時でも、ドロッ
プアウト補償を行うことができ、また、TBCからのリタ
ーンサブキャリア信号を利用することにより、簡単な構
成とされたドロップアウト補償回路を提供することにあ
る。
この考案は、ビデオ信号再生装置により再生された再生
ビデオ信号と再生ビデオ信号を遅延回路により遅延した
信号をドロップアウト検出信号により制御されるスイッ
チ回路（５）で切り替えるようにしたドロップアウト補
償回路において、 遅延回路を構成するCCD遅延回路（８）と、 ビデオ信号再生装置に対してTBCが接続される時に、TBC
において形成された再生ビデオ信号の時間軸変動分を有
するリターンサブキャリアが与えられるリターンサブキ
ャリア入力端子（17）と、 その一方を入力端子が上記リターンサブキャリア入力端
子（17）と接続され、その他方の入力端子が基準発振器
（12）と接続されたスイッチング回路（13）と、 リターンサブキャリア入力端子（17）に対して接続さ
れ、リターンサブキャリアの供給を検出し、スイッチン
グ回路（13）を自動的に切り替えるための制御信号を発
生する検出回路（19,20）と、 スイッチング回路（13）の出力信号が供給され、CCD遅
延回路（８）に対するクロックパルスを発生するクロッ
ク発生回路（11）とからなるドロップアウト補償回路で
ある。
ビデオ信号と再生ビデオ信号を遅延回路により遅延した
信号をドロップアウト検出信号により制御されるスイッ
チ回路（５）で切り替えるようにしたドロップアウト補
償回路において、 遅延回路を構成するCCD遅延回路（８）と、 ビデオ信号再生装置に対してTBCが接続される時に、TBC
において形成された再生ビデオ信号の時間軸変動分を有
するリターンサブキャリアが与えられるリターンサブキ
ャリア入力端子（17）と、 その一方を入力端子が上記リターンサブキャリア入力端
子（17）と接続され、その他方の入力端子が基準発振器
（12）と接続されたスイッチング回路（13）と、 リターンサブキャリア入力端子（17）に対して接続さ
れ、リターンサブキャリアの供給を検出し、スイッチン
グ回路（13）を自動的に切り替えるための制御信号を発
生する検出回路（19,20）と、 スイッチング回路（13）の出力信号が供給され、CCD遅
延回路（８）に対するクロックパルスを発生するクロッ
ク発生回路（11）とからなるドロップアウト補償回路で
ある。
TBCでは、VTRからの再生ビデオ信号の時間軸変動と同じ
周波数変動を持つリターンサブキャリア信号が形成され
る。このTBCからのリターンサブキャリア信号に基づい
てCCD遅延回路８のクロックパルスがクロック発生回路1
1により形成される。従って、このクロックパルスは、
再生ビデオ信号の時間軸変動と同じ周波数変動を持つ。
CCD遅延回路８の遅延時間は、クロックパルスの周波数
とCCDのビット数で定まる。従って、再生ビデオ信号の
時間軸変動が生じても、CCD遅延回路８の遅延量がこの
変動に追従して変化し、再生ビデオ信号が正確に１水平
周期遅延される。
周波数変動を持つリターンサブキャリア信号が形成され
る。このTBCからのリターンサブキャリア信号に基づい
てCCD遅延回路８のクロックパルスがクロック発生回路1
1により形成される。従って、このクロックパルスは、
再生ビデオ信号の時間軸変動と同じ周波数変動を持つ。
CCD遅延回路８の遅延時間は、クロックパルスの周波数
とCCDのビット数で定まる。従って、再生ビデオ信号の
時間軸変動が生じても、CCD遅延回路８の遅延量がこの
変動に追従して変化し、再生ビデオ信号が正確に１水平
周期遅延される。
図面を参照してこの考案の一実施例について説明する。
第１図において、１で示す入力端子に再生信号中のFM変
調輝度信号が供給され、FM変調輝度信号がFM復調器２に
供給される。FM復調器２の出力信号がローパスフィルタ
３に供給され、ローパスフィルタ３から再生輝度信号が
得られる。この輝度信号がアンプ４を介してスイッチ回
路５の一方の入力端子6Aに供給される。スイッチ回路５
の出力端子6Bに取り出された輝度信号が出力端子７に取
り出されると共に、CCD遅延回路８に供給される。CCD遅
延回路８の出力信号中の不要信号（クロックパルスの成
分）がローパスフィルタ９により除去され、ローパスフ
ィルタ９の出力信号がアンプ10を介してスイッチ回路５
の他方の入力端子6Cに供給される。
第１図において、１で示す入力端子に再生信号中のFM変
調輝度信号が供給され、FM変調輝度信号がFM復調器２に
供給される。FM復調器２の出力信号がローパスフィルタ
３に供給され、ローパスフィルタ３から再生輝度信号が
得られる。この輝度信号がアンプ４を介してスイッチ回
路５の一方の入力端子6Aに供給される。スイッチ回路５
の出力端子6Bに取り出された輝度信号が出力端子７に取
り出されると共に、CCD遅延回路８に供給される。CCD遅
延回路８の出力信号中の不要信号（クロックパルスの成
分）がローパスフィルタ９により除去され、ローパスフ
ィルタ９の出力信号がアンプ10を介してスイッチ回路５
の他方の入力端子6Cに供給される。
CCD遅延回路８及びローパスフィルタ９の合計の遅延量
は、再生輝度信号の1Hと等しいものとされている。スイ
ッチ回路５は、端子6Dからのドロップアウト検出信号に
より制御される。ドロップアウト期間でない通常の期間
では、スイッチ回路５の入力端子6A及び出力端子6Bが接
続され、ドロップアウト期間では、入力端子6C及び出力
端子6Bが接続され、CCD遅延回路８の出力信号によって
ドロップアウトが補償される。出力端子７に得られた再
生輝度信号は、図示せずも、周波数変換により元のキャ
リア周波数に戻された搬送色信号と混合される。
は、再生輝度信号の1Hと等しいものとされている。スイ
ッチ回路５は、端子6Dからのドロップアウト検出信号に
より制御される。ドロップアウト期間でない通常の期間
では、スイッチ回路５の入力端子6A及び出力端子6Bが接
続され、ドロップアウト期間では、入力端子6C及び出力
端子6Bが接続され、CCD遅延回路８の出力信号によって
ドロップアウトが補償される。出力端子７に得られた再
生輝度信号は、図示せずも、周波数変換により元のキャ
リア周波数に戻された搬送色信号と混合される。
CCD遅延回路８には、クロック発生回路11からクロック
パルスが供給される。クロックパルスの周波数として
は、例えば3fsc（ｆsc：カラーサブキャリア周波数）が
用いられる。クロック発生回路11には、スイッチ回路13
及びアンプ15を介して基準信号が供給される。スイッチ
回路13の一方の入力端子14Aには、基準発振器12の周波
数ｆscの出力信号が供給され、スイッチ回路13の他方の
入力端子14Bには、入力端子17からアンプ18を介してTBC
のリターンサブキャリア信号が供給される。
パルスが供給される。クロックパルスの周波数として
は、例えば3fsc（ｆsc：カラーサブキャリア周波数）が
用いられる。クロック発生回路11には、スイッチ回路13
及びアンプ15を介して基準信号が供給される。スイッチ
回路13の一方の入力端子14Aには、基準発振器12の周波
数ｆscの出力信号が供給され、スイッチ回路13の他方の
入力端子14Bには、入力端子17からアンプ18を介してTBC
のリターンサブキャリア信号が供給される。
このリターンサブキャリア信号が検波回路19に供給さ
れ、検波回路19の出力信号がレベル比較器20に供給さ
れ、レベル比較器20からスイッチ回路13を制御する制御
信号が発生する。通常は、スイッチ回路13の入力端子14
Aと出力端子14Cとが接続され、また、VTRにTBCが接続さ
れ、リターンサブキャリア信号が入力端子17に供給され
る時に、自動的にスイッチ回路13の入力端子14Bと出力
端子14Cとが接続される。また、アンプ15を介されたス
イッチ回路13の出力信号が出力端子16に取り出され、色
信号系のAPC回路及びACCの検波回路に供給される。
れ、検波回路19の出力信号がレベル比較器20に供給さ
れ、レベル比較器20からスイッチ回路13を制御する制御
信号が発生する。通常は、スイッチ回路13の入力端子14
Aと出力端子14Cとが接続され、また、VTRにTBCが接続さ
れ、リターンサブキャリア信号が入力端子17に供給され
る時に、自動的にスイッチ回路13の入力端子14Bと出力
端子14Cとが接続される。また、アンプ15を介されたス
イッチ回路13の出力信号が出力端子16に取り出され、色
信号系のAPC回路及びACCの検波回路に供給される。
第２図は、クロック発生回路11の一例の（PLL）を示
す。第２図において、21が位相比較回路、22がローパス
フィルタ、23がVCO、24が分周器である。VCO23の中心周
波数が3fscとされ、VCO23の出力信号が出力端子26にク
ロックパルスとして取り出されると共に、VCO23の出力
信号が分周器24により（1/3）に分周される。入力端子2
5からの基準信号と分周器24の出力信号が位相比較回路2
1にて比較され、この位相比較回路21によりVCO23の制御
電圧が形成される。
す。第２図において、21が位相比較回路、22がローパス
フィルタ、23がVCO、24が分周器である。VCO23の中心周
波数が3fscとされ、VCO23の出力信号が出力端子26にク
ロックパルスとして取り出されると共に、VCO23の出力
信号が分周器24により（1/3）に分周される。入力端子2
5からの基準信号と分周器24の出力信号が位相比較回路2
1にて比較され、この位相比較回路21によりVCO23の制御
電圧が形成される。
クロック発生回路11としては、第３図に示すように、入
力端子27及び出力端子30間にリミッタアンプ28とリミッ
タアンプ28の出力信号から３次高調波を抽出するための
バンドパスフィルタ29を接続する構成を用いても良い。
この第３図に示す構成又は上述のPLLの何れによって
も、クロック発生回路11を安価に構成することができ
る。
力端子27及び出力端子30間にリミッタアンプ28とリミッ
タアンプ28の出力信号から３次高調波を抽出するための
バンドパスフィルタ29を接続する構成を用いても良い。
この第３図に示す構成又は上述のPLLの何れによって
も、クロック発生回路11を安価に構成することができ
る。
VTRの再生カラービデオ信号が供給されるTBCについて、
第４図を参照して説明する。TBCは、メモリ31を有し、
入力端子32からの再生カラービデオ信号がA/Dコンパレ
ータ33によりディジタル信号に変換され、メモリ31に書
き込まれる。メモリ31から読み出されたデータがD/Aコ
ンバータ34によりアナログ信号に戻され、出力端子35に
取り出される。
第４図を参照して説明する。TBCは、メモリ31を有し、
入力端子32からの再生カラービデオ信号がA/Dコンパレ
ータ33によりディジタル信号に変換され、メモリ31に書
き込まれる。メモリ31から読み出されたデータがD/Aコ
ンバータ34によりアナログ信号に戻され、出力端子35に
取り出される。
入力信号中の水平同期信号が同期分離回路37により分離
され、書き込みクロック発生回路36に供給される。書き
込みクロック発生回路36により生成された再生信号に同
期した書き込みクロックがメモリ31及びA/Dコンバータ3
3に供給される。また、読み出しクロック発生回路38に
より、入力端子39からの基準ビデオ信号と同期した読み
出しクロックが生成される。
され、書き込みクロック発生回路36に供給される。書き
込みクロック発生回路36により生成された再生信号に同
期した書き込みクロックがメモリ31及びA/Dコンバータ3
3に供給される。また、読み出しクロック発生回路38に
より、入力端子39からの基準ビデオ信号と同期した読み
出しクロックが生成される。
書き込みクロック発生回路36からの書き込みクロックが
カウンタ42により分周されることにより、（ｆsc±Δ
ｆ）の周波数の信号が得られる。Δｆは、再生カラービ
デオ信号中の周波数変動である。カウンタ42の出力信号
が位相比較回路41に供給される。位相比較回路41には、
バーストゲート40により再生カラービデオ信号から分離
されたバースト信号が供給される。このバースト信号の
周波数は、（ｆsc±Δｆ）である。位相比較回路41の比
較出力がVCO43に供給され、VCO43により生成されたリタ
ーンサブキャリア信号が出力端子44に得られる。リター
ンサブキャリア信号の周波数は、再生カラービデオ信号
の周波数変動Δｆを含む（ｆsc±Δｆ）である。
カウンタ42により分周されることにより、（ｆsc±Δ
ｆ）の周波数の信号が得られる。Δｆは、再生カラービ
デオ信号中の周波数変動である。カウンタ42の出力信号
が位相比較回路41に供給される。位相比較回路41には、
バーストゲート40により再生カラービデオ信号から分離
されたバースト信号が供給される。このバースト信号の
周波数は、（ｆsc±Δｆ）である。位相比較回路41の比
較出力がVCO43に供給され、VCO43により生成されたリタ
ーンサブキャリア信号が出力端子44に得られる。リター
ンサブキャリア信号の周波数は、再生カラービデオ信号
の周波数変動Δｆを含む（ｆsc±Δｆ）である。
CCD遅延回路８の遅延量τは、クロックパルスの周波数
をｆcとし、CCDのビット数をｂとすると、 τ＝ｂ・（1/fc） となる。基準発振器12の出力信号の周波数が3fscの時
に、CCD遅延回路８は、〔τ＝b/（3fsc）〕の遅延量を
有する。この遅延量τとローパスフィルタ９の遅延とを
合わせた遅延量が正規の1H（NTSC方式の場合で63.5〔μ
sec〕）と等しいものに設定される。また、変速再生時
に、VTRにTBCが接続される時は、CCD遅延回路８の遅延
量τが となる。つまり、再生カラービデオ信号の周波数が高く
なる時に遅延量τが小さくなり、逆に、その周波数が低
くなる時に遅延量τが大きくなる。従って、時間軸変動
を有する再生カラービデオ信号に追従した遅延量τをCC
D遅延回路８が持つことになる。
をｆcとし、CCDのビット数をｂとすると、 τ＝ｂ・（1/fc） となる。基準発振器12の出力信号の周波数が3fscの時
に、CCD遅延回路８は、〔τ＝b/（3fsc）〕の遅延量を
有する。この遅延量τとローパスフィルタ９の遅延とを
合わせた遅延量が正規の1H（NTSC方式の場合で63.5〔μ
sec〕）と等しいものに設定される。また、変速再生時
に、VTRにTBCが接続される時は、CCD遅延回路８の遅延
量τが となる。つまり、再生カラービデオ信号の周波数が高く
なる時に遅延量τが小さくなり、逆に、その周波数が低
くなる時に遅延量τが大きくなる。従って、時間軸変動
を有する再生カラービデオ信号に追従した遅延量τをCC
D遅延回路８が持つことになる。
更に、上述の一実施例では、再生された低域変換色信号
を周波数変換するために必要とされるサブキャリア周波
数の基準発振器をCCD遅延回路のクロックパルスの発生
に兼用しているので、構成の簡略化，ローコスト化を図
ることができる。
を周波数変換するために必要とされるサブキャリア周波
数の基準発振器をCCD遅延回路のクロックパルスの発生
に兼用しているので、構成の簡略化，ローコスト化を図
ることができる。
なお、CCD遅延回路８の遅延量を1Hでなく、2Hに設定す
ることも可能である。
ることも可能である。
この考案によれば、回転ヘッドの走査位置を圧電素子に
より変位させて、ノイズバンドのないスローモーション
再生画を得るような変速再生時においても、ドロップア
ウト補償を行うことができる。また、この考案では、TB
Cからのリターンサブキャリア信号を用いているので、
別個に再生信号の時間軸変動を検出する回路を設ける必
要がない利点がある。
より変位させて、ノイズバンドのないスローモーション
再生画を得るような変速再生時においても、ドロップア
ウト補償を行うことができる。また、この考案では、TB
Cからのリターンサブキャリア信号を用いているので、
別個に再生信号の時間軸変動を検出する回路を設ける必
要がない利点がある。
また、この考案では、VTR等のビデオ信号再生装置に対
してTBCが接続される時に、TBCからのリターンサブキャ
リアの供給によって、基準発振器の出力信号に基づいた
クロック発生動作からリターンサブキャリアに基づいた
クロック発生動作へ自動的に切り替えることができ、従
って、切り替え操作を不要とでき、また、切り替え操作
を忘れることを防止できる。
してTBCが接続される時に、TBCからのリターンサブキャ
リアの供給によって、基準発振器の出力信号に基づいた
クロック発生動作からリターンサブキャリアに基づいた
クロック発生動作へ自動的に切り替えることができ、従
って、切り替え操作を不要とでき、また、切り替え操作
を忘れることを防止できる。
第１図はこの考案の一実施例のブロック図、第２図及び
第３図はこの考案の一実施例におけるクロック発生回路
の一例及び他の例を夫々示すブロック図、第４図はTBC
の一例のブロック図である。 図面における主要な符号の説明 1:再生ビデオ信号の入力端子、5,13:スイッチ回路、7:
出力端子、8:CCD遅延回路、11:クロック発生回路、12:
基準発振器、17:リターンサブキャリア信号の入力端
子。
第３図はこの考案の一実施例におけるクロック発生回路
の一例及び他の例を夫々示すブロック図、第４図はTBC
の一例のブロック図である。 図面における主要な符号の説明 1:再生ビデオ信号の入力端子、5,13:スイッチ回路、7:
出力端子、8:CCD遅延回路、11:クロック発生回路、12:
基準発振器、17:リターンサブキャリア信号の入力端
子。
Claims (1)
- 【請求項１】ビデオ信号再生装置により再生された再生
ビデオ信号と上記再生ビデオ信号を遅延回路により遅延
した信号をドロップアウト検出信号により制御されるス
イッチ回路で切り替えるようにしたドロップアウト補償
回路において、 上記遅延回路を構成するCCD遅延回路と、 上記ビデオ信号再生装置に対してTBCが接続される時
に、上記TBCにおいて形成された上記再生ビデオ信号の
時間軸変動分を有するリターンサブキャリアが与えられ
るリターンサブキャリア入力端子と、 その一方の入力端子が上記リターンサブキャリア入力端
子と接続され、その他方の入力端子が基準発振器と接続
されたスイッチング手段と、 上記リターンサブキャリア入力端子に対して接続され、
上記リターンサブキャリアの供給を検出し、上記スイッ
チング手段を自動的に切り替えるための制御信号を発生
する検出手段と、 上記スイッチング手段の出力信号が供給され、上記CCD
遅延回路に対するクロックパルスを発生するクロック発
生手段とからなるドロップアウト補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986054486U JPH0722769Y2 (ja) | 1986-04-11 | 1986-04-11 | ドロツプアウト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986054486U JPH0722769Y2 (ja) | 1986-04-11 | 1986-04-11 | ドロツプアウト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62168165U JPS62168165U (ja) | 1987-10-24 |
| JPH0722769Y2 true JPH0722769Y2 (ja) | 1995-05-24 |
Family
ID=30881524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986054486U Expired - Lifetime JPH0722769Y2 (ja) | 1986-04-11 | 1986-04-11 | ドロツプアウト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722769Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094592A (ja) * | 1983-10-28 | 1985-05-27 | Sony Corp | ドロツプアウト補償回路 |
| JP2544323B2 (ja) * | 1984-05-26 | 1996-10-16 | ソニー株式会社 | 再生映像信号補正回路 |
-
1986
- 1986-04-11 JP JP1986054486U patent/JPH0722769Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62168165U (ja) | 1987-10-24 |
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