JPH05218314A - ＢｉＣＭＯＳ素子の製造方法 - Google Patents

ＢｉＣＭＯＳ素子の製造方法

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JPH05218314A
JPH05218314A JP4251164A JP25116492A JPH05218314A JP H05218314 A JPH05218314 A JP H05218314A JP 4251164 A JP4251164 A JP 4251164A JP 25116492 A JP25116492 A JP 25116492A JP H05218314 A JPH05218314 A JP H05218314A
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光 東 兪
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Abstract

(57)【要約】 【目的】 ポリシリコンゲートＣＭＯＳトランジスタと
自己整合されたＮＰＮトランジスタと垂直形ＰＮＰトラ
ンジスタとを１チップに形成させるＢｉＣＭＯＳ素子の
製造方法を提供する。 【構成】 垂直形ＰＮＰトランジスタのベース電極であ
るｎ+ ポリシリコン層をマスク層として利用し垂直形Ｐ
ＮＰトランジスタの真性ベースを形成し、ｎ+ ポリシリ
コン層を拡散ソースとして利用し垂直形ＰＮＰトランジ
スタの外因性ベースを形成する。 【効果】 真性ベースのコンタクトのための工程を単純
化し、真性ベースとカップリングして外因性ベースの抵
抗を減らすことができるようになる。また、ＣＭＯＳト
ランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）を生成するために側壁酸化膜を利用して自己
整合された垂直形ＰＮＰトランジスタのエミッタを形成
することができるようになる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＢｉＣＭＯＳ素子の製造
方法に関し、特にポリシリコンゲートＣＭＯＳトランジ
スタと自己整合されたＮＰＮトランジスタと垂直形ＰＮ
Ｐトランジスタとを１チップに形成させるＢｉＣＭＯＳ
素子の製造方法に関する。
【０００２】
【従来の技術】従来のＢｉＣＭＯＳ素子の製造方法はベ
ース拡散用フォトマスクを利用して垂直形ＰＮＰトラン
ジスタのベースを形成し、エミッタ拡散用フォトマスク
を利用してベース上にエミッタを形成している。
【０００３】従って図１６に示したようにＰウェル上に
形成された低濃度ｎのベース領域Ｂに高濃度のｎ+ のベ
ース拡散領域を形成することによりベース拡散領域は低
濃度ｎのベース領域Ｂとベース電極間にベース抵抗性接
触領域を形成する。従って従来技術では抵抗性接触のた
めの高濃度の拡散工程を追加する必要があり、ベースコ
ンタクト領域ＢＣと低濃度ｎのベース領域Ｂ間のカップ
リングは非良好となり、外因性ベース抵抗が生じてい
た。また、エミッタ／ベースを自己整合（ｓｅｌｆ−ａ
ｌｉｇｎ）されないように形成することによりトランジ
スタの集積度及び動作速度が低下していた。
【０００４】
【発明が解決しようとする課題】本発明は前記問題点を
解決するため抵抗性接触のためのｎ+ ベース拡散工程を
省略して工程を単純化し、エミッタ／ベースが自己整合
されたバイポーラトランジスタを持つＢｉＣＭＯＳ素子
の製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＣＭＯＳトランジスタのｎ+ ポリシリコ
ンゲートと酸化膜スペーサーを利用してＰ形エミッタと
ｎ形ベースを自己整合して形成させ、ｎ+ ポリシリコン
をｎ形ベース電極で利用し、ｎ+ ポリシリコンを拡散ソ
ースとしてｎ形ベースを拡散させてｎ形ベース領域とベ
ース電極間の抵抗を減らす工程を行なう。
【０００６】
【作用】ポリシリコンゲートＣＭＯＳトランジスタと自
己整合されたＮＰＮトランジスタと垂直形ＰＮＰトラン
ジスタとを１チップ化するＢｉＣＭＯＳの製造方法に関
し、垂直形ＰＮＰトランジスタのベース電極であるｎ+
ポリシリコン層をマスク層として利用し、垂直形ＰＮＰ
トランジスタの真性ベースを形成しｎ+ ポリシリコン層
を拡散ソースとして利用し、垂直形ＰＮＰトランジスタ
の外因性ベースを形成する。
【０００７】従って、上記方法により、真性ベースのコ
ンタクトのための工程を単純化し真性ベースとカップリ
ングすることにより、外因性ベースの抵抗を減らすこと
ができるようになる。
【０００８】さらに、ＣＭＯＳトランジスタのＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を生成す
るために、側壁酸化膜の利用による自己整合された垂直
形ＰＮＰトランジスタのエミッタを形成できる。
【０００９】
【実施例】以下、本発明を添付された図面を参照して詳
細に説明する。
【００１０】図１に示されたようにＰ型シリコン基盤１
と垂直形ＰＮＰトランジスタのコレクタ領域として使用
される高濃度Ｐ+ の基本層（ｂｏｔｔｏｍ ｌａｙｅ
ｒ）３を分けるため高濃度ｎ+ の埋込層２を基板１に形
成する。従来の方法によりＰ+基本層３とｎ+ 基本層４
を基板１に形成する。基板前面に真性エピタキシャル層
を成長させ、従来のツインウェル工程によりｎウェル
（ｗｅｌｌ）５とＰウェル６を前記エピタキシャル層に
形成する。フィールド反転（ｉｎｖｅｒｓｉｏｎ）を防
止するためチャネルストップ領域７を形成し従来のＬＯ
ＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）工程により選択的に酸化膜９を形成する。
【００１１】図２に示されたように基板全面に犠牲酸化
膜１１を４００〜６００Å程成長させた後、従来の写真
（フォトリソグラフィ）の工程により塗布された感光膜
（フォトレジスト）１３の窓１４を形成して垂直形ＰＮ
Ｐトランジスタのコレクタ領域を限定する。硼素Ｂのよ
うなＰ形不純物を５×１０Ｅ１４〜２×１０Ｅ１５ions
／ｃｍ2 でイオン注入して前記コレクタ領域にドーピン
グする。
【００１２】図３に示されたように前記フォトレジスト
１３を除去しフォトリソグラフィ工程で塗布されたフォ
トレジスト１５の窓１６を形成してＮＰＮトランジスタ
のコレクタ領域を限定する。燐Ｐのようなｎ形不純物を
５×１０Ｅ１４〜２×１０Ｅ１５ｉｏｎｓ／ｃｍ2 でイ
オン注入して前記コレクタ領域をドーピングする。
【００１３】図４に示されたように前記フォトレジスト
１５を除去し従来の方法で基板をアニーリングしてＮＰ
Ｎトランジスタのコレクタ拡散領域１７と垂直形ＰＮＰ
トランジスタのコレクタ拡散領域１９を形成する。従来
の湿式蝕刻法（ウエットエッチング）によって犠牲酸化
膜１１を除去し従来の酸化法によりゲート酸化膜２１を
１００〜３００Å程度成長させる。基板前面にポリシリ
コン層２３を３００〜５００Å程度沈積させる。従来の
フォトリソグラフィの工程で塗布されたフォトレジスト
２５の窓２６を形成してＮＰＮトランジスタの真性ベー
ス領域２６を限定する。硼素ＢのようなＰ形不純物を１
×１０Ｅ１４〜５×１０Ｅ１５ions／ｃｍ2 でイオン注
入して前記真性ベース領域をドーピングする。
【００１４】図５に示されたように前記フォトレジスト
２５を除去し従来の方法により基板をアニーリングして
ＮＰＮトランジスタの真性ベース拡散領域３１を形成す
る。
【００１５】図６に示されたように従来のフォトリソグ
ラフィの工程で塗布されたフォトレジスト３７の窓を形
成した後ポリシリコン層２３とゲート酸化膜２１を除去
しててＮＰＮトランジスタ領域４１と垂直形ＰＮＰトラ
ンジスタ領域４３を露出させる。
【００１６】図７に示されたように前記フォトレジスト
３７を除去した後基板全面にポリシリコン層４５を２０
００〜４０００Å程度沈積し、砒素Ａｓのようなｎ形不
純物を６×１０Ｅ１５〜１×１０Ｅ１６ions／ｃｍ2 で
イオン注入してｎ+ ポリシリコン層４５でドーピングす
る。前記ｎ+ ポリシリコン層４５の上部に窒化膜４７を
沈積する。
【００１７】図８に示されたように従来のフォトリソグ
ラフィの工程で塗布されたフォトレジストの窓を通して
窒化膜４７とポリシリコン層４５を除去した後ＣＭＯＳ
トランジスタ領域のポリシリコン層２３とゲート酸化膜
２１を除去してＮ−ＭＯＳトランジスタのゲート５１、
Ｐ−ＭＯＳトランジスタのゲート５３、ＮＰＮトランジ
スタのエミッタ電極５５とコレクタ電極５７、エミッタ
領域のための窓が限定された垂直形ＰＮＰトランジスタ
のベース電極５９を形成する。
【００１８】図９に示されたように従来のホトリソグラ
フィの工程で基板全面に塗布されたフォトレジスト６１
の窓を形成してＮ−ＭＯＳトランジスタの領域６３と垂
直形ＰＮＰトランジスタのベース領域６５を限定した後
Ｎ−ＭＯＳトランジスタのソース／ドレイン領域と垂直
形ＰＮＰトランジスタのベース領域を形成するため燐Ｐ
のようなｎ形不純物をイオン注入する。
【００１９】図１０に示されたように前記フォトレジス
ト６１を除去し従来のアニーリングを実施してイオン注
入された不純物を拡散することによりＮ−ＭＯＳトラン
ジスタのソース／ドレイン領域７３と垂直形ＰＮＰトラ
ンジスタの真性ベース領域７５を形成する。従来のホト
リソグラフィの工程で基板全面に塗布されたほトレジス
ト７１の窓を形成してＰ−ＭＯＳトランジスタの領域６
７を限定する。Ｐ−ＭＯＳトランジスタのソース／ドレ
イン領域を形成するため硼素ＢのようなＰ形不純物をイ
オン注入する。
【００２０】図１１に示されたように前記フォトレジス
ト７１を除去し従来のアニーリングを実施してＰ−ＭＯ
Ｓトランジスタのソース／ドレイン領域７７を形成す
る。低温で沈積された酸化膜ＬＴＯを３０００〜７００
０Å厚さで形成し反応性イオン蝕刻ＲＩＥ法を利用して
側壁酸化膜７９を形成する。
【００２１】図１２に示されたように従来のホトリソグ
ラフィの工程により基板全面に塗布されたフォトレジス
ト８１の窓を形成してＮ−ＭＯＳトランジスタの領域６
３を限定する。燐Ｐのようなｎ形不純物を１×１０Ｅ１
５〜９×１０Ｅ１５ions／ｃｍ2 でイオン注入してＮ−
ＭＯＳトランジスタのｎ+ ソース／ドレイン領域をドー
ピングする。
【００２２】図１３に示されたように前記フォトレジス
ト８１を除去し従来のホトリソグラフィの工程により基
板全面に塗布されたホトレジスト８３の窓を形成してＰ
−ＭＯＳトランジスタの領域６７、垂直形ＰＮＰトラン
ジスタの領域４３及びＮＰＮトランジスタの真性ベース
領域２６を露出させる。硼素ＢのようなＰ形不純物を１
×１０Ｅ１５〜５×１０Ｅ１５ions／ｃｍ2 イオン注入
してＰ−ＭＯＳトランジスタのＰ+ ソース／ドレイン、
垂直形ＰＮＰトランジスタのＰ+ エミッタ領域とＰ+ コ
レクタ領域及びＮＰＮトランジスタの外因性（ｅｘｔｒ
ｉｎｓｉｃ）ベース領域８９をドーピングする。
【００２３】図１４に示されたように前記ホトレジスト
８３を除去し従来のエッチング工程で窒化膜４７を除去
する。従来のアニーリング工程を実施してイオン注入さ
れた不純物を拡散するとともにｎ+ ポリシリコン層を拡
散ソースとして拡散することによりＮ−ＭＯＳトランジ
スタのソース／ドレイン領域８５、Ｐ−ＭＯＳトランジ
スタのソース／ドレイン領域８６、垂直形ＰＮＰトラン
ジスタのベース領域８７とエミッタ領域８８、ＮＰＮト
ランジスタの外因性ベース領域８９と外因性エミッタ領
域９０を形成する。前記ベース領域８７はポリシリコン
層における不純物の拡散により形成された外因性ベース
領域と真性ベース領域７５とから成る。そして、Ｐ−Ｍ
ＯＳトランジスタとＮ−ＭＯＳトランジスタのソース／
ドレイン領域８５、８６はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造から成る。
【００２４】図１５に示されたように酸化膜を沈積した
従来のコンタクト工程と配線工程を実施してＣ−ＭＯＳ
トランジスタのソース電極Ｓ、ドレイン電極Ｄとバイポ
ーラトランジスタのエミッタ電極Ｅ、ベース電極Ｄ、コ
レクタ電極Ｃを形成する。
【００２５】
【発明の効果】本発明は垂直形ＰＮＰトランジスタのベ
ース電極であるｎ+ ポリシリコン層をマスク層として利
用し垂直形ＰＮＰトランジスタの真性ベースを形成し、
前記ｎ+ ポリシリコン層を拡散ソースとして利用し垂直
形ＰＮＰトランジスタの外因性ベースを形成することに
より真性ベースのコンタクトのための工程を単純化し真
性ベースとカップリングして外因性ベースの抵抗を減ら
すことができるようになる。また、ＣＭＯＳトランジス
タのＬＤＤ（Ｌｉｇｈｔｒｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）を生成するために側壁酸化膜を利用して自己整合さ
れた垂直形ＰＮＰトランジスタのエミッタを形成するこ
とができるようになる。
【図面の簡単な説明】
【図１】本発明によるＢｉＣＭＯＳ素子の製造工程の断
面図である。
【図２】本発明によるＢｉＣＭＯＳ素子の製造工程の断
面図である。
【図３】本発明によるＢｉＣＭＯＳ素子の製造工程の断
面図である。
【図４】本発明によるＢｉＣＭＯＳ素子の製造工程の断
面図である。
【図５】本発明によるＢｉＣＭＯＳ素子の製造工程の断
面図である。
【図６】本発明によるＢｉＣＭＯＳ素子の製造工程の断
面図である。
【図７】本発明によるＢｉＣＭＯＳ素子の製造工程の断
面図である。
【図８】本発明によるＢｉＣＭＯＳ素子の製造工程の断
面図である。
【図９】本発明によるＢｉＣＭＯＳ素子の製造工程の断
面図である。
【図１０】本発明によるＢｉＣＭＯＳ素子の製造工程の
断面図である。
【図１１】本発明によるＢｉＣＭＯＳ素子の製造工程の
断面図である。
【図１２】本発明によるＢｉＣＭＯＳ素子の製造工程の
断面図である。
【図１３】本発明によるＢｉＣＭＯＳ素子の製造工程の
断面図である。
【図１４】本発明によるＢｉＣＭＯＳ素子の製造工程の
断面図である。
【図１５】本発明によるＢｉＣＭＯＳ素子の製造工程の
断面図である。
【図１６】従来技術によるＢｉＣＭＯＳ素子の断面図で
ある。
【符号の説明】
１ Ｐ型シリコン基板 ３ 高濃度Ｐ+ 基本層 ５ ｎウェル ６ ｐウェル ７ チャネルストップ領域 ９ 選択的酸化膜 １１ 犠牲酸化膜 １３ 感光膜（ホトレジスト） １４ 窓 １５ 感光膜（ホトレジスト） １６ 窓 １７ ＮＰＮトランジスタのコレクタ拡散領域 １９ ＰＮＰトランジスタのコレクタ拡散領域 ２１ ゲート酸化膜 ２３ ポリシリコン層 ２５ 感光膜（ホトレジスト） ２６ 窓 ２７ ＮＰＮトランジスタの真性ベース領域 ３１ 真性ベース拡散領域 ３７ 感光膜（ホトレジスト） ４１ ＮＰＮトランジスタの領域 ４３ 垂直形ＰＮＰトランジスタの領域 ４５ ｎ+ ポリシリコン層 ４７ 窒化膜 ５１ Ｎ−ＭＯＳトランジスタのゲート ５３ Ｐ−ＭＯＳトランジスタのゲート ５５ ＮＰＮトランジスタのエミッタ電極 ５７ ＮＰＮトランジスタのコレクタ電極 ５９ 垂直形ＰＮＰトランジスタのベース電極 ６１ 感光膜（ホトレジスト） ６３ Ｎ−ＭＯＳトランジスタの領域 ６５ 垂直形ＰＮＰトランジスタのベース領域 ６７ Ｐ−ＭＯＳトランジスタの領域 ７１ 感光膜（ホトレジスト） ７３ Ｎ−ＭＯＳトランジスタのソース／ドレイン領域 ７５ 垂直形ＰＮＰトランジスタの真性ベース領域 ７７ Ｐ−ＭＯＳトランジスタのソース／ドレイン領域 ７９ 側壁酸化膜 ８１ 感光膜（ホトレジスト） ８３ 感光膜（ホトレジスト） ８５ Ｎ−ＭＯＳトランジスタのソース／ドレイン領域 ８６ Ｐ−ＭＯＳトランジスタのソース／ドレイン領域 ８７ 垂直形ＰＮＰトランジスタのベース領域 ８８ 垂直形ＰＮＰトランジスタのエミッタ領域 ８９ ＮＰＮトランジスタの外因性ベース領域 ９０ ＮＰＮトランジスタの外因性エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳 智 馨 大韓民国京畿道富川市中区古康洞419番地 ７号

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ＢｉＣＭＯＳ素子の製造方法において、
    第１導電形のシリコン基板に第２導電形の埋込層を形成
    し高濃度の第１導電形の基本層と第２導電形の基本層を
    形成する工程と、 真性エピタキシャル層を成長させる工程と、 前記エピタキシャル層に第１導電形のウェルと第２導電
    形のウェルを形成するツインウェル工程と、 フィ―ルド反転を防止するためのチャネルストップ領域
    を形成する工程と、 選択的に、第１絶縁膜を形成するＬＯＣＯＳ工程と、 写真工程で限定された垂直形ＰＮＰトランジスタのコレ
    クタ領域とＮＰＮトランジスタのコレクタ領域を第１導
    電形の不純物と第２導電形の不純物で各々ドーピンクす
    る工程と、 第１絶縁膜を成長させた後第１ポリシリコン層を沈積さ
    せる工程と、 写真工程で限定された前記ＮＰＮトランジスタの真性ベ
    ース領域を前記第１導電形の不純物でドーピングする工
    程と、 写真蝕刻工程により限定された前記ＮＰＮトランジスタ
    の領域と前記垂直形ＰＮＰトランジスタの領域の前記第
    １ポリシリコン層と前記第１絶縁膜を除去する工程と、 沈積された第２ポリシリコン層を高濃度の第２不純物で
    ドーピングした後前記第２ポリシリコン層の上部に第２
    絶縁膜を沈積する工程と、 写真蝕刻工程で前記第２絶縁膜と前記第２ポリシリコン
    層の所定領域を除去してＣＭＯＳトランジスタのゲー
    ト、前記ＮＰＮトランジスタのエミッタ電極とコレクタ
    電極及び垂直形ＰＮＰトランジスタのベース電極を形成
    する工程と、 写真工程で限定されたＮ−ＭＯＳトランジスタの領域と
    前記垂直形ＰＮＰトランジスタの真性ベース領域を第２
    導電形の不純物でドーピングする工程と、 写真工程で限定されたＰ−ＭＯＳトランジスタのソース
    ／ドレイン領域を前記第１導電形の不純物でドーピング
    する工程と、 第３絶縁膜を沈積し反応性イオン蝕刻を実施して側壁絶
    縁膜を形成する工程と、 写真工程で限定された前記Ｎ−ＭＯＳトランジスタのソ
    ース／ドレイン領域を前記第２導電形の不純物でドーピ
    ングする工程と、 写真工程で限定された前記Ｐ−ＭＯＳトランジスタのソ
    ース／ドレイン領域、前記垂直形ＰＮＰトランジスタの
    エミッタ／コレクタ領域及び前記ＮＰＮトランジスタの
    ベース領域を高濃度でドーピングする工程と、 前記第２絶縁膜を除去し前記第２ポリシリコン層を拡散
    ソースとして前記垂直形ＰＮＰトランジスタの外因性ベ
    ースを形成する工程と、 コンタクト工程と配線工程を実施する工程とを有するこ
    とを特徴とするＢｉＣＭＯＳ素子の製造方法。
  2. 【請求項２】 前記垂直形ＰＮＰトランジスタの真性ベ
    ースは前記Ｎ−ＭＯＳトランジスタのソース／ドレイン
    領域とともにドーピングされることを特徴とする請求項
    １記載のＢｉＣＭＯＳ素子の製造方法。
  3. 【請求項３】 前記真性ベースは前記ポリシリコン層に
    形成された窓を通って不純物をドーピングされることを
    特徴とする請求項２記載のＢｉＣＭＯＳ素子の製造方
    法。
  4. 【請求項４】 前記垂直形ＰＮＰトランジスタのエミッ
    タは前記Ｐ−ＭＯＳトランジスタのソース／ドレイン領
    域と同時にドーピングされることを特徴とする請求項１
    記載のＢｉＣＭＯＳ素子の製造方法。
  5. 【請求項５】 前記エミッタは前記第２ポリシリコン層
    に形成された窓を通って不純物をドーピングされること
    を特徴とする請求項４記載のＢｉＣＭＯＳ素子の製造方
    法。
  6. 【請求項６】 前記垂直形ＰＮＰトランジスタの外因性
    ベースは前記第２ポリシリコン層を拡散ソースとして形
    成されることを特徴とする請求項１記載のＢｉＣＭＯＳ
    素子の製造方法。
  7. 【請求項７】 前記第２ポリシリコン層は前記垂直形Ｐ
    ＮＰトランジスタのベース電極として利用されることを
    特徴とする請求項３、５あるいは６記載のＢｉＣＭＯＳ
    素子の製造方法。
  8. 【請求項８】 前記垂直形ＰＮＰトランジスタの外因性
    ベースは真性ベース周囲に形成されることを特徴とする
    請求項１記載のＢｉＣＭＯＳ素子の製造方法。
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