JPH05207323A - サンプリングクロック発生回路 - Google Patents
サンプリングクロック発生回路Info
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- JPH05207323A JPH05207323A JP1288992A JP1288992A JPH05207323A JP H05207323 A JPH05207323 A JP H05207323A JP 1288992 A JP1288992 A JP 1288992A JP 1288992 A JP1288992 A JP 1288992A JP H05207323 A JPH05207323 A JP H05207323A
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- circuit
- signal
- equivalent pulse
- equivalent
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Abstract
(57)【要約】
【構成】 カラーハードコピー装置においては複合同期
信号からビデオ信号をＡ／Ｄ変換するためのサンプリン
グクロックを生成する必要があったが、複合の方式によ
っては不可能であったので、サンプリングクロック発生
回路の位相比較回路１Ａの中に等価パルス除去回路１０
を追加した。 【効果】 不要な等価パルスを取り除いた信号を位相比
較器９に入力でき、サンプリングクロック発生回路は乱
されず、安定したサンプリングクロックを供給すること
ができる。
信号からビデオ信号をＡ／Ｄ変換するためのサンプリン
グクロックを生成する必要があったが、複合の方式によ
っては不可能であったので、サンプリングクロック発生
回路の位相比較回路１Ａの中に等価パルス除去回路１０
を追加した。 【効果】 不要な等価パルスを取り除いた信号を位相比
較器９に入力でき、サンプリングクロック発生回路は乱
されず、安定したサンプリングクロックを供給すること
ができる。
Description
【０００１】
【産業上の利用分野】この発明は、ビデオハードコピー
装置などに使用されるサンプリングクロック発生回路に
関するものである。特に、サンプリングクロック発生回
路の位相比較回路に関するものである。
装置などに使用されるサンプリングクロック発生回路に
関するものである。特に、サンプリングクロック発生回
路の位相比較回路に関するものである。
【０００２】
【従来の技術】従来のサンプリングクロック発生回路及
びその位相比較回路の構成を図６及び図７を参照しなが
ら説明する。図６及び図７は、例えば特開昭６２−７７
７７０号公報に示された従来のサンプリングクロック発
生回路を示すブロック図及び位相比較回路を示す回路図
である。
びその位相比較回路の構成を図６及び図７を参照しなが
ら説明する。図６及び図７は、例えば特開昭６２−７７
７７０号公報に示された従来のサンプリングクロック発
生回路を示すブロック図及び位相比較回路を示す回路図
である。
【０００３】図６において、従来のサンプリングクロッ
ク発生回路は、垂直同期信号ＶＳ、水平同期信号ＨＳ
（又は複合同期信号）、分周信号ＤＳを入力とし、比較
出力信号ＯＳを出力とする位相比較回路１と、この位相
比較回路１に接続されたループフィルタ２と、このルー
プフィルタ２に接続されたＶＣＯ３と、このＶＣＯ３に
接続された分周回路４と、この分周回路４に接続された
分周回路５とから構成されている。
ク発生回路は、垂直同期信号ＶＳ、水平同期信号ＨＳ
（又は複合同期信号）、分周信号ＤＳを入力とし、比較
出力信号ＯＳを出力とする位相比較回路１と、この位相
比較回路１に接続されたループフィルタ２と、このルー
プフィルタ２に接続されたＶＣＯ３と、このＶＣＯ３に
接続された分周回路４と、この分周回路４に接続された
分周回路５とから構成されている。
【０００４】図７において、位相比較回路１は、インバ
ータ６と、ＡＮＤゲート７及び８と、位相比較器９とか
ら構成されている。
ータ６と、ＡＮＤゲート７及び８と、位相比較器９とか
ら構成されている。
【０００５】つぎに、前述した従来のサンプリングクロ
ック発生回路における位相比較回路１の動作を図８及び
図９を参照しながら説明する。図８及び図９は、従来の
位相比較回路の動作を示すタイミングチャートである。
ック発生回路における位相比較回路１の動作を図８及び
図９を参照しながら説明する。図８及び図９は、従来の
位相比較回路の動作を示すタイミングチャートである。
【０００６】図８において、（ａ）は水平同期信号Ｈ
Ｓ、（ｂ）は垂直同期信号ＶＳ、（ｃ）は複合同期信
号、（ｄ）は比較入力Ｒ、（ｅ）は比較入力Ｖ、（ｆ）
は分周信号ＤＳをそれぞれ示す。
Ｓ、（ｂ）は垂直同期信号ＶＳ、（ｃ）は複合同期信
号、（ｄ）は比較入力Ｒ、（ｅ）は比較入力Ｖ、（ｆ）
は分周信号ＤＳをそれぞれ示す。
【０００７】図９において、（ａ）は等価パルス付複合
同期信号、（ｂ）は垂直同期信号ＶＳ、（ｃ）は比較入
力Ｒ、（ｄ）は比較入力Ｖ、（ｅ）は分周信号ＤＳをそ
れぞれ示す。
同期信号、（ｂ）は垂直同期信号ＶＳ、（ｃ）は比較入
力Ｒ、（ｄ）は比較入力Ｖ、（ｅ）は分周信号ＤＳをそ
れぞれ示す。
【０００８】図６に示す位相比較回路１は、図７に示す
ように、位相比較器９の入力側にＡＮＤゲート７、８を
挿入して、垂直同期信号ＶＳが入力されたときは位相比
較を禁止したものである。これは、図８のタイミングチ
ャートに示すように、コンポジットタイプのビデオ信号
の複合同期信号は、表示装置により異なり、垂直同期信
号ＶＳ入力時に水平同期信号ＨＳの無いものや、通常の
タイミングと異なったものがあるためである。
ように、位相比較器９の入力側にＡＮＤゲート７、８を
挿入して、垂直同期信号ＶＳが入力されたときは位相比
較を禁止したものである。これは、図８のタイミングチ
ャートに示すように、コンポジットタイプのビデオ信号
の複合同期信号は、表示装置により異なり、垂直同期信
号ＶＳ入力時に水平同期信号ＨＳの無いものや、通常の
タイミングと異なったものがあるためである。
【０００９】このような場合も、垂直同期信号ＶＳ入力
時に、分周信号ＤＳをＡＮＤゲート７により禁止して比
較入力Ｖとし、水平同期信号又は複合同期信号をＡＮＤ
ゲート８により禁止して比較入力Ｒとすることにより、
位相比較器９の比較入力Ｒ及びＶの前縁のタイミングは
常に一致し、安定した比較を行う。
時に、分周信号ＤＳをＡＮＤゲート７により禁止して比
較入力Ｖとし、水平同期信号又は複合同期信号をＡＮＤ
ゲート８により禁止して比較入力Ｒとすることにより、
位相比較器９の比較入力Ｒ及びＶの前縁のタイミングは
常に一致し、安定した比較を行う。
【００１０】図６に示す分周回路４は、ＶＣＯ３の出力
信号を分周するために、ＶＣＯ３の発振周波数の範囲よ
り低い周波数のサンプリングクロックを発生できるよう
にしたものである。この分周回路４は、分周比を変えら
れるようにプログラマブルカウンタを使用して対応でき
るビデオ信号の周波数の範囲を大幅に広くしている。分
周回路４は、図６ではＰＬＬ回路のループの中に設定し
た例を示しているが、ＶＣＯ３の出力であってＰＬＬ回
路のループの出力を分周するようにＰＬＬ回路のループ
の外側に設定してもかまわない。また、分周回路４をＰ
ＬＬ回路のループの中と外の両方に設定してもよい。
信号を分周するために、ＶＣＯ３の発振周波数の範囲よ
り低い周波数のサンプリングクロックを発生できるよう
にしたものである。この分周回路４は、分周比を変えら
れるようにプログラマブルカウンタを使用して対応でき
るビデオ信号の周波数の範囲を大幅に広くしている。分
周回路４は、図６ではＰＬＬ回路のループの中に設定し
た例を示しているが、ＶＣＯ３の出力であってＰＬＬ回
路のループの出力を分周するようにＰＬＬ回路のループ
の外側に設定してもかまわない。また、分周回路４をＰ
ＬＬ回路のループの中と外の両方に設定してもよい。
【００１１】図６に示すもう一つの分周回路５は、サン
プリングクロックＳＣを分周して、水平同期信号と同じ
周波数の分周信号ＤＳに変換する。この分周回路５は、
分周比を変えることができるようにプログラマブルカウ
ンタを使用し、分周比として一水平同期のビデオ信号の
クロック数を設定している。前述した分周回路４をＰＬ
Ｌ回路のループの外側に設定した場合は、分周回路５の
分周比は、一水平同期のビデオ信号のクロック数とルー
プの外側に設定した分周回路４の分周比との積の値に設
定すればよい。
プリングクロックＳＣを分周して、水平同期信号と同じ
周波数の分周信号ＤＳに変換する。この分周回路５は、
分周比を変えることができるようにプログラマブルカウ
ンタを使用し、分周比として一水平同期のビデオ信号の
クロック数を設定している。前述した分周回路４をＰＬ
Ｌ回路のループの外側に設定した場合は、分周回路５の
分周比は、一水平同期のビデオ信号のクロック数とルー
プの外側に設定した分周回路４の分周比との積の値に設
定すればよい。
【００１２】このようにＰＬＬ回路を改善し、ビデオ信
号に含まれている各画素のデータをサンプリングするク
ロックの発生回路に応用し、基準入力信号としてセパレ
ートタイプのビデオ信号の水平同期信号を使用する場合
ばかりでなく、コンポジットタイプのビデオ信号の複合
同期信号を使用する場合も、水平同期信号の周波数に一
水平同期のビデオ信号のクロック数を乗じた周波数でか
つ水平同期信号と位相の合ったサンプリングクロックを
発生する。
号に含まれている各画素のデータをサンプリングするク
ロックの発生回路に応用し、基準入力信号としてセパレ
ートタイプのビデオ信号の水平同期信号を使用する場合
ばかりでなく、コンポジットタイプのビデオ信号の複合
同期信号を使用する場合も、水平同期信号の周波数に一
水平同期のビデオ信号のクロック数を乗じた周波数でか
つ水平同期信号と位相の合ったサンプリングクロックを
発生する。
【００１３】
【発明が解決しようとする課題】上述したような従来の
サンプリングクロック発生回路では、図９に示すよう
に、位相比較回路１にＥＩＡのスタンダード同期信号に
見られるような等価パルスの加えられた複合同期信号を
入力すると、等価パルスを加えたタイミングで比較入力
Ｒと比較入力Ｖの前縁タイミングが一致せず、サンプリ
ングクロック発生回路が乱されるので、安定したサンプ
リングクロックを供給することができないという問題点
があった。
サンプリングクロック発生回路では、図９に示すよう
に、位相比較回路１にＥＩＡのスタンダード同期信号に
見られるような等価パルスの加えられた複合同期信号を
入力すると、等価パルスを加えたタイミングで比較入力
Ｒと比較入力Ｖの前縁タイミングが一致せず、サンプリ
ングクロック発生回路が乱されるので、安定したサンプ
リングクロックを供給することができないという問題点
があった。
【００１４】この発明は、前述した問題点を解決するた
めになされたもので、等価パルスの加えられた複合同期
信号が位相比較回路に入力されても安定したサンプリン
グクロックを供給することができるサンプリングクロッ
ク発生回路を得ることを目的とする。
めになされたもので、等価パルスの加えられた複合同期
信号が位相比較回路に入力されても安定したサンプリン
グクロックを供給することができるサンプリングクロッ
ク発生回路を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明の請求項１に係
るサンプリングクロック発生回路は、次に掲げる手段か
ら構成される等価パルス除去回路を有する位相比較回路
を備えたものである。 〔１〕 同期信号を一定時間だけ遅延するディレイ回
路。 〔２〕 前記遅延された同期信号に基づいてトリガされ
て前記同期信号の周期の１／２以上１未満の間の所定時
間の等価パルスマスク信号を生成するワンショットマル
チバイブレータ。 〔３〕 前記等価パルスマスク信号に基づいて前記同期
信号に含まれる等価パルスにより前記ワンショットマル
チバイブレータが再トリガされるのを防ぐ第１のＡＮＤ
ゲート。 〔４〕 前記等価パルスマスク信号に基づいて前記同期
信号から等価パルスを除去する第２のＡＮＤゲート。
るサンプリングクロック発生回路は、次に掲げる手段か
ら構成される等価パルス除去回路を有する位相比較回路
を備えたものである。 〔１〕 同期信号を一定時間だけ遅延するディレイ回
路。 〔２〕 前記遅延された同期信号に基づいてトリガされ
て前記同期信号の周期の１／２以上１未満の間の所定時
間の等価パルスマスク信号を生成するワンショットマル
チバイブレータ。 〔３〕 前記等価パルスマスク信号に基づいて前記同期
信号に含まれる等価パルスにより前記ワンショットマル
チバイブレータが再トリガされるのを防ぐ第１のＡＮＤ
ゲート。 〔４〕 前記等価パルスマスク信号に基づいて前記同期
信号から等価パルスを除去する第２のＡＮＤゲート。
【００１６】この発明の請求項２に係るサンプリングク
ロック発生回路は、次に掲げる手段から構成される等価
パルス除去回路を有する位相比較回路を備えたものであ
る。 〔１〕 同期信号を一定時間だけ遅延するディレイ回
路。 〔２〕 前記遅延された同期信号に基づいてトリガされ
クロック信号をカウントすることにより前記同期信号の
周期の１／２以上１未満の時間の等価パルスマスク信号
を生成するタイマー。 〔３〕 前記等価パルスマスク信号に基づいて前記同期
信号から等価パルスを除去するＡＮＤゲート。
ロック発生回路は、次に掲げる手段から構成される等価
パルス除去回路を有する位相比較回路を備えたものであ
る。 〔１〕 同期信号を一定時間だけ遅延するディレイ回
路。 〔２〕 前記遅延された同期信号に基づいてトリガされ
クロック信号をカウントすることにより前記同期信号の
周期の１／２以上１未満の時間の等価パルスマスク信号
を生成するタイマー。 〔３〕 前記等価パルスマスク信号に基づいて前記同期
信号から等価パルスを除去するＡＮＤゲート。
【００１７】
【作用】この発明の請求項１に係るサンプリングクロッ
ク発生回路においては、ディレイ回路によって、同期信
号が一定時間だけ遅延される。また、ワンショットマル
チバイブレータによって、前記遅延された同期信号に基
づいてトリガされて前記同期信号の周期の１／２以上１
未満の間の所定時間の等価パルスマスク信号が生成され
る。さらに、第１のＡＮＤゲートによって、前記等価パ
ルスマスク信号に基づいて前記同期信号に含まれる等価
パルスにより前記ワンショットマルチバイブレータが再
トリガされるのが防がれる。そして、第２のＡＮＤゲー
トによって、前記等価パルスマスク信号に基づいて前記
同期信号から等価パルスが除去される。
ク発生回路においては、ディレイ回路によって、同期信
号が一定時間だけ遅延される。また、ワンショットマル
チバイブレータによって、前記遅延された同期信号に基
づいてトリガされて前記同期信号の周期の１／２以上１
未満の間の所定時間の等価パルスマスク信号が生成され
る。さらに、第１のＡＮＤゲートによって、前記等価パ
ルスマスク信号に基づいて前記同期信号に含まれる等価
パルスにより前記ワンショットマルチバイブレータが再
トリガされるのが防がれる。そして、第２のＡＮＤゲー
トによって、前記等価パルスマスク信号に基づいて前記
同期信号から等価パルスが除去される。
【００１８】この発明の請求項２に係るサンプリングク
ロック発生回路においては、ディレイ回路によって、同
期信号が一定時間だけ遅延される。また、タイマーによ
って、前記遅延された同期信号に基づいてトリガされク
ロック信号をカウントすることにより前記同期信号の周
期の１／２以上１未満の時間の等価パルスマスク信号が
生成される。そして、ＡＮＤゲートによって、前記等価
パルスマスク信号に基づいて前記同期信号から等価パル
スが除去される。
ロック発生回路においては、ディレイ回路によって、同
期信号が一定時間だけ遅延される。また、タイマーによ
って、前記遅延された同期信号に基づいてトリガされク
ロック信号をカウントすることにより前記同期信号の周
期の１／２以上１未満の時間の等価パルスマスク信号が
生成される。そして、ＡＮＤゲートによって、前記等価
パルスマスク信号に基づいて前記同期信号から等価パル
スが除去される。
【００１９】
【実施例】実施例１．この発明の実施例１の構成を図
１、図２及び図３を参照しながら説明する。図１は、こ
の発明の実施例１を示すブロック図であり、位相比較回
路１Ａ以外は上述した従来回路のものと全く同一であ
る。なお、各図中、同一符号は同一又は相当部分を示
す。図２はこの発明の実施例１の位相比較回路１Ａを示
す回路図、図３は位相比較回路１Ａの等価パルス除去回
路を示す回路図である。
１、図２及び図３を参照しながら説明する。図１は、こ
の発明の実施例１を示すブロック図であり、位相比較回
路１Ａ以外は上述した従来回路のものと全く同一であ
る。なお、各図中、同一符号は同一又は相当部分を示
す。図２はこの発明の実施例１の位相比較回路１Ａを示
す回路図、図３は位相比較回路１Ａの等価パルス除去回
路を示す回路図である。
【００２０】図２において、この発明の実施例１の位相
比較回路１Ａは、上述した従来の位相比較回路１に、等
価パルス除去回路１０を追加した構成である。水平同期
信号又は複合同期信号は等価パルス除去回路１０を経て
ＡＮＤゲート８に入力される。
比較回路１Ａは、上述した従来の位相比較回路１に、等
価パルス除去回路１０を追加した構成である。水平同期
信号又は複合同期信号は等価パルス除去回路１０を経て
ＡＮＤゲート８に入力される。
【００２１】図３において、等価パルス除去回路１０
は、ディレイ回路１１と、このディレイ回路１１に接続
されたＡＮＤゲート１２と、このＡＮＤゲート１２に接
続されたワンショットマルチバイブレータ１３と、この
ワンショットマルチバイブレータ１３に接続されたコン
デンサ１４、抵抗１５、電源１６と、ワンショットマル
チバイブレータ１３に接続されたＡＮＤゲート１７とか
ら構成されている。なお、ワンショットマルチバイブレ
ータ１３の時定数は付加されている抵抗１５とコンデン
サ１４によって決まり、水平同期信号の周期の約３／４
の時間に設定されている。
は、ディレイ回路１１と、このディレイ回路１１に接続
されたＡＮＤゲート１２と、このＡＮＤゲート１２に接
続されたワンショットマルチバイブレータ１３と、この
ワンショットマルチバイブレータ１３に接続されたコン
デンサ１４、抵抗１５、電源１６と、ワンショットマル
チバイブレータ１３に接続されたＡＮＤゲート１７とか
ら構成されている。なお、ワンショットマルチバイブレ
ータ１３の時定数は付加されている抵抗１５とコンデン
サ１４によって決まり、水平同期信号の周期の約３／４
の時間に設定されている。
【００２２】つぎに、前述した実施例１の位相比較回路
１Ａの動作を図４を参照しながら説明する。図４は、こ
の発明の実施例１の位相比較回路１Ａの動作を示すタイ
ミングチャートである。
１Ａの動作を図４を参照しながら説明する。図４は、こ
の発明の実施例１の位相比較回路１Ａの動作を示すタイ
ミングチャートである。
【００２３】図４において、（ａ）は等価パルス付複合
同期信号、（ｂ）は等価パルスマスク信号、（ｃ）は等
価パルス除去回路の出力信号、（ｄ）は垂直同期信号Ｖ
Ｓ、（ｅ）は比較入力Ｒ、（ｆ）は比較入力Ｖ、（ｇ）
は分周信号ＤＳをそれぞれ示す。
同期信号、（ｂ）は等価パルスマスク信号、（ｃ）は等
価パルス除去回路の出力信号、（ｄ）は垂直同期信号Ｖ
Ｓ、（ｅ）は比較入力Ｒ、（ｆ）は比較入力Ｖ、（ｇ）
は分周信号ＤＳをそれぞれ示す。
【００２４】図４（ａ）に示す等価パルス付複合同期信
号は、ディレイ回路１１を経てわずかだけ遅延された
後、ＡＮＤゲート１２を通ってワンショットマルチバイ
ブレータ１３にトリガをかける。このトリガによって発
生する３／４周期時間のパルスが図４（ｂ）に示す等価
パルスマスク信号となる。
号は、ディレイ回路１１を経てわずかだけ遅延された
後、ＡＮＤゲート１２を通ってワンショットマルチバイ
ブレータ１３にトリガをかける。このトリガによって発
生する３／４周期時間のパルスが図４（ｂ）に示す等価
パルスマスク信号となる。
【００２５】この等価パルスマスク信号が出力されてい
るときに、等価パルスによりワンショットマルチバイブ
レータ１３が再トリガされるのを防ぐためにＡＮＤゲー
ト１２があり、これがディレイ回路１１とワンショット
マルチバイブレータ１３の間を遮断する。
るときに、等価パルスによりワンショットマルチバイブ
レータ１３が再トリガされるのを防ぐためにＡＮＤゲー
ト１２があり、これがディレイ回路１１とワンショット
マルチバイブレータ１３の間を遮断する。
【００２６】等価パルスマスク信号が出力されていると
きには、水平同期信号又は複合同期信号は、ＡＮＤゲー
ト１７により遮断され、等価パルス除去回路１０の出力
信号は出力されなくなる。波形では、図４に示すよう
に、等価パルス付複合同期信号は等価パルスマスク信号
に遮断されて同図（ｃ）に示す等価パルス除去回路の出
力信号となる。
きには、水平同期信号又は複合同期信号は、ＡＮＤゲー
ト１７により遮断され、等価パルス除去回路１０の出力
信号は出力されなくなる。波形では、図４に示すよう
に、等価パルス付複合同期信号は等価パルスマスク信号
に遮断されて同図（ｃ）に示す等価パルス除去回路の出
力信号となる。
【００２７】以上のような等価パルス除去回路１０を備
えているＰＬＬ回路では、垂直同期信号ＶＳ入力時に分
周信号ＤＳをＡＮＤゲート７で禁止して比較入力Ｖと
し、等価パルス除去回路の出力信号をＡＮＤゲート８で
禁止して比較入力Ｒとすることにより、位相比較回器９
の比較入力Ｖと比較入力Ｒの前縁のタイミングは常に一
致し、安定した比較を行うことができる。
えているＰＬＬ回路では、垂直同期信号ＶＳ入力時に分
周信号ＤＳをＡＮＤゲート７で禁止して比較入力Ｖと
し、等価パルス除去回路の出力信号をＡＮＤゲート８で
禁止して比較入力Ｒとすることにより、位相比較回器９
の比較入力Ｖと比較入力Ｒの前縁のタイミングは常に一
致し、安定した比較を行うことができる。
【００２８】この発明の実施例１は、前述したように、
カラーハードコピー装置においては複合同期信号からビ
デオ信号をＡ／Ｄ変換するためのサンプリングクロック
を生成する必要があったが、複合の方式によっては不可
能であったので、サンプリングクロック発生回路の位相
比較回路１Ａの中に等価パルス除去回路１０を追加する
ことにより、不要な等価パルスを取り除いた信号を位相
比較器９に入力でき、サンプリングクロック発生回路は
乱されず、安定したサンプリングクロックを供給するこ
とができるという効果を奏する。
カラーハードコピー装置においては複合同期信号からビ
デオ信号をＡ／Ｄ変換するためのサンプリングクロック
を生成する必要があったが、複合の方式によっては不可
能であったので、サンプリングクロック発生回路の位相
比較回路１Ａの中に等価パルス除去回路１０を追加する
ことにより、不要な等価パルスを取り除いた信号を位相
比較器９に入力でき、サンプリングクロック発生回路は
乱されず、安定したサンプリングクロックを供給するこ
とができるという効果を奏する。
【００２９】実施例２．なお、前述した実施例１の等価
パルス除去回路１０では、等価パルスマスク信号を生成
するためにワンショットマルチバイブレータ１３を使用
したが、図５に示すようにクロック信号をカウントして
３／４周期時間を決定するタイマー１８を設けても、等
価パルス除去回路１０Ａを構成することができる。
パルス除去回路１０では、等価パルスマスク信号を生成
するためにワンショットマルチバイブレータ１３を使用
したが、図５に示すようにクロック信号をカウントして
３／４周期時間を決定するタイマー１８を設けても、等
価パルス除去回路１０Ａを構成することができる。
【００３０】タイマー１８をＣＰＵからプログラムでき
るプログラマブルタイマーとすれば入力される水平同期
信号又は複合同期信号の周期が変わっても簡単にそれに
合わせた等価パルスマスク信号を生成することができ
る。
るプログラマブルタイマーとすれば入力される水平同期
信号又は複合同期信号の周期が変わっても簡単にそれに
合わせた等価パルスマスク信号を生成することができ
る。
【００３１】ところで前述した各実施例では、等価パル
スマスク信号のパルス幅を水平同期信号の周期の３／４
の時間に設定する場合について述べたが、これは水平同
期信号の１／２以上で１未満の時間であればその他の時
間でも同様の作用効果を奏することはいうまでもない。
スマスク信号のパルス幅を水平同期信号の周期の３／４
の時間に設定する場合について述べたが、これは水平同
期信号の１／２以上で１未満の時間であればその他の時
間でも同様の作用効果を奏することはいうまでもない。
【００３２】
【発明の効果】この発明の請求項１に係るサンプリング
クロック発生回路は、以上説明したとおり、同期信号を
一定時間だけ遅延するディレイ回路と、前記遅延された
同期信号に基づいてトリガされて前記同期信号の周期の
１／２以上１未満の間の所定時間の等価パルスマスク信
号を生成するワンショットマルチバイブレータと、前記
等価パルスマスク信号に基づいて前記同期信号に含まれ
る等価パルスにより前記ワンショットマルチバイブレー
タが再トリガされるのを防ぐ第１のＡＮＤゲートと、前
記等価パルスマスク信号に基づいて前記同期信号から等
価パルスを除去する第２のＡＮＤゲートとから構成され
る等価パルス除去回路を有する位相比較回路を備えたの
で、等価パルスの加えられた複合同期信号が位相比較回
路に入力されても安定したサンプリングクロックを供給
することができるという効果を奏する。
クロック発生回路は、以上説明したとおり、同期信号を
一定時間だけ遅延するディレイ回路と、前記遅延された
同期信号に基づいてトリガされて前記同期信号の周期の
１／２以上１未満の間の所定時間の等価パルスマスク信
号を生成するワンショットマルチバイブレータと、前記
等価パルスマスク信号に基づいて前記同期信号に含まれ
る等価パルスにより前記ワンショットマルチバイブレー
タが再トリガされるのを防ぐ第１のＡＮＤゲートと、前
記等価パルスマスク信号に基づいて前記同期信号から等
価パルスを除去する第２のＡＮＤゲートとから構成され
る等価パルス除去回路を有する位相比較回路を備えたの
で、等価パルスの加えられた複合同期信号が位相比較回
路に入力されても安定したサンプリングクロックを供給
することができるという効果を奏する。
【００３３】この発明の請求項２に係るサンプリングク
ロック発生回路は、以上説明したとおり、同期信号を一
定時間だけ遅延するディレイ回路と、前記遅延された同
期信号に基づいてトリガされクロック信号をカウントす
ることにより前記同期信号の周期の１／２以上１未満の
時間の等価パルスマスク信号を生成するタイマーと、前
記等価パルスマスク信号に基づいて前記同期信号から等
価パルスを除去するＡＮＤゲートとから構成される等価
パルス除去回路を有する位相比較回路を備えたので、等
価パルスの加えられた複合同期信号が位相比較回路に入
力されても安定したサンプリングクロックを供給するこ
とができるという効果を奏する。
ロック発生回路は、以上説明したとおり、同期信号を一
定時間だけ遅延するディレイ回路と、前記遅延された同
期信号に基づいてトリガされクロック信号をカウントす
ることにより前記同期信号の周期の１／２以上１未満の
時間の等価パルスマスク信号を生成するタイマーと、前
記等価パルスマスク信号に基づいて前記同期信号から等
価パルスを除去するＡＮＤゲートとから構成される等価
パルス除去回路を有する位相比較回路を備えたので、等
価パルスの加えられた複合同期信号が位相比較回路に入
力されても安定したサンプリングクロックを供給するこ
とができるという効果を奏する。
【図１】この発明の実施例１を示すブロック図である。
【図２】この発明の実施例１の位相比較回路を示す回路
図である。
図である。
【図３】この発明の実施例１の等価パルス除去回路を示
す回路図である。
す回路図である。
【図４】この発明の実施例１の位相比較回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図５】この発明の実施例２の等価パルス除去回路を示
す回路図である。
す回路図である。
【図６】従来のサンプリングクロック発生回路を示すブ
ロック図である。
ロック図である。
【図７】従来のサンプリングクロック発生回路の位相比
較回路を示す回路図である。
較回路を示す回路図である。
【図８】従来のサンプリングクロック発生回路の位相比
較回路の動作を示すタイミングチャートである。
較回路の動作を示すタイミングチャートである。
【図９】従来のサンプリングクロック発生回路の位相比
較回路の動作を示すタイミングチャートである。
較回路の動作を示すタイミングチャートである。
【符号の説明】 １Ａ 位相比較回路 ２ ループフィルタ ３ ＶＣＯ ４ 分周回路 ５ 分周回路 ９ 位相比較器 １０、１０Ａ 等価パルス除去回路 １１ ディレイ回路 １３ ワンショットマルチバイブレータ １８ タイマー
Claims (2)
- 【請求項１】 同期信号を一定時間だけ遅延するディレ
イ回路、前記遅延された同期信号に基づいてトリガされ
て前記同期信号の周期の１／２以上１未満の間の所定時
間の等価パルスマスク信号を生成するワンショットマル
チバイブレータ、前記等価パルスマスク信号に基づいて
前記同期信号に含まれる等価パルスにより前記ワンショ
ットマルチバイブレータが再トリガされるのを防ぐ第１
のＡＮＤゲート、及び前記等価パルスマスク信号に基づ
いて前記同期信号から等価パルスを除去する第２のＡＮ
Ｄゲートから構成される等価パルス除去回路を有する位
相比較回路を備えたことを特徴とするサンプリングクロ
ック発生回路。 - 【請求項２】 同期信号を一定時間だけ遅延するディレ
イ回路、前記遅延された同期信号に基づいてトリガされ
クロック信号をカウントすることにより前記同期信号の
周期の１／２以上１未満の時間の等価パルスマスク信号
を生成するタイマー、及び前記等価パルスマスク信号に
基づいて前記同期信号から等価パルスを除去するＡＮＤ
ゲートから構成される等価パルス除去回路を有する位相
比較回路を備えたことを特徴とするサンプリングクロッ
ク発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288992A JPH05207323A (ja) | 1992-01-28 | 1992-01-28 | サンプリングクロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288992A JPH05207323A (ja) | 1992-01-28 | 1992-01-28 | サンプリングクロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05207323A true JPH05207323A (ja) | 1993-08-13 |
Family
ID=11817968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288992A Pending JPH05207323A (ja) | 1992-01-28 | 1992-01-28 | サンプリングクロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05207323A (ja) |
-
1992
- 1992-01-28 JP JP1288992A patent/JPH05207323A/ja active Pending
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