JPH05207224A - マトリックスアドレス指定型カラー走査アレイ - Google Patents

マトリックスアドレス指定型カラー走査アレイ

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JPH05207224A
JPH05207224A JP4205144A JP20514492A JPH05207224A JP H05207224 A JPH05207224 A JP H05207224A JP 4205144 A JP4205144 A JP 4205144A JP 20514492 A JP20514492 A JP 20514492A JP H05207224 A JPH05207224 A JP H05207224A
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Richard L Weisfield
レスリー ヴァイスフィールド リチャード
Leonard E Fennell
ユージーン フェンネル レナード
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ドナルド ターナー ウィリアム
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Abstract

(57)【要約】 【目的】 生産性が高く、信号回線間の漏話が少なく、
データ回線のキャパシタンスが小さく、応答度が高い、
小型のマトリックスアドレス指定型カラー走査アレイを
提供することである。 【構成】 本発明の線形カラー走査アレイは、複数の平
行な列（各列は同じ色および線形画素アレイの画素構成
要素を表す）に並べられた光センサと薄膜トランジスタ
（ＴＦＴ）素子のマトリックスを使用している。画素構
成要素の列はグループに分けられ、各色グループのＴＦ
Ｔは１本のデータ回線に共通に接続されており、それぞ
れが各グループの画素の画素構成要素の対応するＴＦＴ
に接続された複数のゲート回線が設けられている。この
構成により、上記の目的を達成するカラー走査アレイが
得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、カラー走査アレイ、よ
り詳細には、アレイ素子のアドレス指定を改良する新規
なセンサ素子の配列に関するものである。
【０００２】
【従来の技術】薄膜トランジスタで駆動される線形イメ
ージセンサはよく知られている。個々のアーキテクチャ
およびアドレス指定回路網、およびそれらの製造方法に
ついては、以下の文献、G. Brunst, et.al., MAT. RES.
SOC. SYMP. PROC., Vol.118,pg. 249 (1988) ; H. It
o, et.al., MAT. RES. SOC. SYMP. PROC., Vol. 95, p
g. 437 (1987)に詳しく記載されている。これらの論文
は、たとえば８・１／２インチの標準ページサイズの端
から端まで線形に延びる３００ドット／インチのセンサ
を有し、多数の個別画素（詳細には白黒方式で約２５０
０の画素）を含む装置を記述している。もしセンサの密
度を４００ドット／インチに高め、かつ標準規格８・１
／２×１１インチページの長寸法に及ぶようにしたけれ
ば、画素の総数は約４８００に増える。色（共同して１
画素を表す赤、緑、および青の画素構成要素の原色を意
味する）を含むように装置を拡張すれば、アレイの画素
構成要素のセンサ素子数は約 15,000 個に増える。
【０００３】センサとしてフォトダイオードを使用する
典型的な装置において、読出しは、フォトダイオードか
らキャパシタへ光電荷を移送してキャパシタに信号電荷
に比例する電圧を生じさせることによって行われる。そ
のとき、最小限の相互接続で、可能な限り簡単な方法
で、大量のセンサ素子を読み出すには、どのようにアド
レスするかという問題が生じる。さらに、入射光を色フ
ィルタで濾波するカラー装置においては、センサに入射
する光の量が減るので、センサの応答度を高める必要が
ある。ここで、応答度とは単位露光量当たりの測定電圧
である。典型的な電圧感知型フォトダイオード素子にお
いては、感知電圧を生じさせるために用いたキャパシタ
ンスを小さくすることにより、サイズを増さずに応答度
を高めることができる。このキャパシタンスはデータ回
線のキャパシタンスであることが多く、この値を小さく
する最もよい方法は、回線の長さを短くことと、交差を
少なくすることである。
【０００４】従来のマトリックスアドレス指定型走査ア
レイのアーキテクチャを用いて、上記の目標を達成する
ことはできない。データ回線交差マトリックスのデータ
回線を多重化する広く行われている方法は、幾つかの問
題点がある。第１の問題は、カラー走査に必要な高いデ
ータ転送率を処理するために、多数のデータ回線が必要
なことである。このため、アレイのサイズが大きくなり
過ぎ、しかもデータ回線間の漏話が許容できないほど増
大する。各データ回線の交差点間に接地シールドを使用
するようにこの構造を改造すれば、漏話は最小になる
が、データ回線のキャパシタンスが非常に大きくなり、
その結果応答度が低くなるという犠牲を払うことにな
る。
【０００５】上記のマトリックスアドレス指定型走査ア
レイに広く用いられている別のアーキテクチャは、デー
タ回線間の漏話を避けるため、データ回線がフォトダイ
オード間をあちこちに通っている紗綾形アーキテクチャ
である。カラー走査アレイにこの方法を使用することに
よる問題は、センサ間に通すため回線を非常に細くする
必要があり、また回線がより長い距離に及ぶことが避け
られないので、生産性に悪い影響を与えることと、デー
タ回線のキャパシタンスが大きくなり過ぎて高い応答度
が得られないことである。
【０００６】
【発明が解決しようとする課題】本発明の第１の目的
は、センサ応答度が高いマトリックスアドレス指定方式
のアーキテクチャをもつカラー走査アレイを提供するこ
とである。
【０００７】本発明の第２の目的は、データ回線のキャ
パシタンスが小さいカラー用マトリックスアドレス指定
型走査アレイを提供することである。
【０００８】本発明の第３の目的は、妥当な生産性で製
造することができ、信号回線間の漏話が少なく、比較的
小型のマトリックスアドレス指定型走査アレイを提供す
ることである。
【０００９】
【課題を解決するための手段】本発明の第１の特徴に従
って、線形走査アレイは長手方向に伸びる画素の線形配
列から成る。各画素は、組み合わせて色出力信号を生成
することができる複数の画素構成要素の色成分を表すフ
ィルタ付き画素構成要素に分けられている。好ましい実
施例の場合、選択した画素構成要素の数は、原色の赤、
緑、および青で表される３つである。各画素の画素構成
要素は互いに近接して配置される（順次上に配置するこ
とが好ましい）。したがって、画素をセンサの長さ方向
に対し平行に伸びる画素列に配列されると言えば、画素
列は３つの独立した画素構成要素列に分けられ、各画素
の画素構成要素は平行な縦行に配列されると言うことが
できる。各画素構成要素列内のすべての画素構成要素に
は同じ色フィルタが与えられる。したがって、たとえ
ば、一番上の画素画素構成要素列には赤色フィルタが組
み合わされ、中央の画素構成要素列には緑色フィルタが
組み合わされ、一番下の画素構成要素列には青色フィル
タが組み合わされる。
【００１０】本発明の第２の特徴に従って、各センサに
ＭＯＳ形トランジスタ（薄膜トランジスタ（ＴＦＴと略
す）が好ましい）が組み合わされている。各トランジス
タの主電極（ソースまたはドレイン）は色フィルタの下
に置かれたフォトダイオード素子に接続され、他の主電
極（ドレインまたはソース）は信号読出し回線すなわち
データ回線に接続されている。隣接するＴＦＴの複数の
主電極は、同じデータ回線に並列に接続されている。こ
れらのＴＦＴと対応するフォトダイオードは１グループ
のセンサを構成しており、この１グループのセンサはｍ
本のデータ回線の１つを介して読出しデバイス（一般
に、単一チップの形である）の同一入力に接続すること
ができる。したがって、現在の技術水準では、このアー
キテクチャの場合、読出しチップの入力ピンの数に従っ
て、１グループまたはそれ以上の相互に接続されたＴＦ
Ｔごとに、１個の読出しチップが必要であろう。
【００１１】各ＴＦＴ素子はゲート電極を有しており、
本発明のもう１つの特徴に従って、アレイ全体の端から
端まで伸びたバスを構成するｎ本のゲート回線は、トラ
ンジスタの個々の縦行まで伸びた接続手段を備えてい
る。好ましい実施例の場合、各トランジスタによって運
ばれる信号は、１データ回線につきｎ個のトランジスタ
を有する前述の共通データ回線へ渡される。このように
ＴＦＴの電極へ接続されたデータ回線は、トランジスタ
またはセンサ領域からゲートバスを横切って、アレイの
縁へ直接渡ることができる。データ回線のグループはこ
こから個々の読出しチップへ接続することができる。
【００１２】本発明の上記アーキテクチャにおいては、
データ回線が短く、しかも回線の交差が非常に少ないの
で、データ回線のキャパシタンスを非常に小さくするこ
とができる。したがって、センサの応答度は高い。さら
に、データ回線の数が少なく、しかもデータ回線の長さ
が短いので、アレイの全高が短い。このことは、生産性
の向上およびコストの低減につながる。それに加えて、
データ回線がアレイ上で互いに交差することが少ないの
で、データ回線間のカップリングが非常に少なく、した
がって、信号回線間の漏話を非常に低く押さえることが
できる。
【００１３】アレイが密集した構造であり、またキャパ
シタンスが小さいので、より小型の能動ＴＦＴトランジ
スタとより小型のフォトダイオードを使用することが可
能になった。この結果、デバイス内で維持している通常
の向きに対し横向きにＴＦＴを配向することができる。
すなわち、この好ましい実施例においては、ＴＦＴは長
手方向が列に平行に配向される。これは、さらに、アレ
イの小型化および素子の高密度実装に役立つうえ、装置
内のキャパシタンスを小さくするのにも貢献する。
【００１４】添付図面を参照して、以下の詳細な説明を
読まれれば、本発明をよく理解することができるであろ
う。図面は、本発明の好ましい実施例を明らかにするも
のであって、発明を限定するものではない。
【００１５】
【実施例】図１は、本発明に係る好ましいカラー走査ア
レイの略図である。カラー走査アレイは適当な絶縁基板
１１上に設けられた線形センサアレイ１０を有する。セ
ンサアレイ１０は、その長手方向（図１の水平寸法であ
る）に伸びた像形成画素の配列２４（図２）を有する。
各画素はフィルタ付き画素構成要素２５〜２７で構成さ
れている（図２）。それぞれのフィルタ付き画素構成要
素はある色を表し、他の画素構成要素と組み合わされ
て、所望の色信号を発生する。同じ色に対応付けられた
画素構成要素は、他の画素構成要素列およびセンサアレ
イ１０の長手方向に平行な列に配列される。したがっ
て、図１において、Ｓ＝３であり、使用する原色は赤
（Ｒ）、緑（Ｇ）、および青（Ｂ）であると仮定する。
すべての赤色フィルタ付き画素構成要素２５は列１３
を、すべての緑色フィルタ付き画素構成要素２６は列１
４を、そしてすべての青色フィルタ付き画素構成要素２
７は列１５を形成している。色の順序は重要ではない。
【００１６】各画素構成要素２５〜２７は、光センサ２
８と、光センサをアドレスするため使用するスイッチ２
９で構成されている。この分野で普通に見かけるよう
に、光センサ２８はフォトダイオードであり、スイッチ
２９は薄膜トランジスタ（ＴＦＴ）である。それらは相
互接続線と共に、周知のように、標準写真印刷法と関連
する半導体処理工程によって作ることができる。光セン
サおよびＴＦＴに関し、どんな既知処理工程を使用して
もよいし、どんな既知材料を使用してもよい。本発明が
主として取り扱うものは、画素要素のレイアウトとそれ
らのアドレス指定接続である。
【００１７】図２は、センサ要素の好ましい配列の図式
的レイアウト、図３はその実際のレイアウトである。列
内のフォトダイオード２８は共通のフィルタで被覆され
ている。すなわち、Ｒ列１３は赤色フィルタ３０で、Ｇ
列１４は緑色フィルタ３１で、そしてＢ列１５は青色フ
ィルタ３２で被覆されている。各フォトダイオード２８
は、ｍ本データ回線Ｄ１〜Ｄｍの１つと電力線Ｖ＋の間
にあるＴＦＴ２９と直列である。各ＴＦＴ２９はドレイ
ン３４とソース３６の主電極と、ゲート３５を有し、主
電極３４，３６はデータ回線をもつ直列経路内にある。
各個別フォトダイオードはｍ個のデータ回線の１つとｎ
個のゲート回線４０の１つを選択することによってアド
レスすることができる。データ回線は、表明されると、
対応付けられたフォトダイオードの負荷（図示せず）を
通る回路接続を完成し、ゲート回線は、表明されると、
対応付けられたＴＦＴスイッチをオンにする。この結
果、周知のように、先行する時間間隔の間に入射光に応
じて選択されたフォトダイオード２８に蓄積した電荷が
負荷を通して放電され、先行する時間間隔の間にそのフ
ォトダイオードに入射し、フィルタを通った光を表す信
号が生じる。得られた赤、緑、および青信号を周知のや
り方で処理して、走査している対象物のカラーイメージ
を表示することもできるし、あるいはカラーイメージを
印刷することもできる。アドレス指定は、ゲート回線多
重化ドライバ４２と、通例は多数の入力４４と１つの出
力４５をもつ多重化チップ４３の形で与えられる読出し
回路網を介して、通常のマイクロプロセッサすなわちマ
イクロコントローラ４１によって行われる。ゲートドラ
イバ４２と読出しチップ４３は、センサの下の基板１１
に直接設けることができるので、図示したすべての回線
は、アレイ要素とチップ間、およびマイクロコントロー
ラに接続された基板上のコネクタ（図示せず）とチップ
間の堆積物として作ることができる。上記の代わりに、
マイクロコントローラ４１を基板１１に設けることもで
きる。
【００１８】具体的な実例は発明を限定すると考えるべ
きでなく、発明の理解を助けるであろう。１画素につき
Ｓ＝３の画素構成要素をもつ４８００個の画素を仮定す
る。同じ色の画素構成要素は、Ｓ／３の平行な列の１つ
に配列され、１グループにつきｎ個の画素から成るｍ／
３のグループに分けられている。したがって、ｎ＝２０
ならば、４８００／２０＝２４０のグループＧ１，．．
Ｇ２４０がある。同様に、ｎ＝２０のゲート回線４０が
ある。各ゲート回線（１．．ｎ）は、各画素のすべての
画素構成要素スイッチのゲート（この実例の場合は、３
つのゲート）に共通に接続されており、各グループの対
応する一組のゲート（前記３つのゲート）は同じゲート
回線に接続されている。この結果、画素１，２１，４
１，．．．４７８１の３つのゲートはすべてゲート回線
１に接続され、画素２，２２，４２，．．．４７８２の
３つのゲートはすべてゲート回線２に接続され、以下同
様に、画素２０，２０，６０，．．．４８００の３つの
ゲートはすべてゲート回線ｎに接続されている。しがっ
て、各ゲート回線は７２０個のトランジスタに接続され
ている。
【００１９】同様に、ｍ＝７２０のデータ回線が存在す
る。各データ回線は、色グループ内のすべてのＴＦＴの
主電極の１つに共通に接続されている。したがって（図
１および図２参照）、データ回線Ｄ１は共通回線５２を
介して青列のグループＧ１のすべてのＴＦＴの主電極３
６に接続されており、データ回線Ｄ２は共通回線５１を
介して緑列のグループＧ１のすべてのＴＦＴの主電極３
６に接続されており、データ回線Ｄ３は共通回線５０を
介して赤列のグループＧ１内のすべてのＴＦＴの主電極
３６に接続されている。データ回線Ｄ４〜Ｄ６は同様な
やり方でグループＧ２内のすべての画素構成要素に接続
されており、以下同様に、データ回線Ｄ７１８〜Ｄ７２
０は共通回線５４〜５６を介してグループＧ２４０の対
応する画素構成要素に接続されている。
【００２０】図３は、画素構成要素の好ましいレイアウ
トである。異なる陰影は写真印刷に使用した金属または
他の導電性層を示す。正方形は一般に非晶質シリコンの
フォトダイオード領域である。最初に、ゲート３５が自
己整列プロセスで形成され、次にソースおよびドレイン
の金属化処理（絶縁層は図示してない）が形成され、続
いて共通ソース相互接続５０〜５２が形成される。その
あと、各フォトダイオードと対応するＴＦＴのドレイン
間の相互接続が形成される。
【００２１】この相互接続は、平行なゲート回線４０を
構成するバスと、そのゲートバスのｎ個のゲート回線の
１つと各組の画素構成要素のゲートとを結ぶ相互接続５
７の堆積と同時に形成することができる。相互接続５７
は、ＴＦＴに沿って、その間を真っ直ぐ下に、それぞれ
の対応するゲート回線（図１には図示せず）まで直接通
すことができる。電圧源Ｖ＋を表す共通回線は図３に図
示してない。グループの相互接続５０〜５２は真っ直ぐ
下に通し、ゲートバスを一度だけ横断させてデータ回線
につなげることが好ましい。読出しチップに対する接続
を簡略化するため、図示した特別な横延長線５８が必要
であるかも知れない。
【００２２】図２および図３においては、簡略に示すた
め、図１に示したように正しい数の２０個でなく、各グ
ループは５個の画素で構成されていることに留意された
い。前に述べたように、そのような具体的な個数は本発
明にとって重要でない。
【００２３】図３から明白なように、画素構成要素を互
いに近接して配置することができるので、密集した配列
が得られる。さらに、ＴＦＴのチャンネル長は縦行に平
行である。言い換えると、ＴＦＴの短寸法Ｌはアレイの
長寸法を横切っており、ＴＦＴの長寸法はアレイの長寸
法と平行である。これは、素子をより高密度で実装する
こと、アレイをより短くすること、したがって回線の長
さをより短くすることにも役立っている。
【００２４】図示した配列は、使用しない幾つかの入力
をもつ１２個の６４×１読出しＭＵＸを用いて実行する
ことができる。一般に、チップに接続された対応するデ
ータ回線が順次読み出され、すなわち走査され、１本の
データ回線がアドレス指定される時間間隔の間にｎ本の
ゲート回線が順次走査される。しかし、本発明はこのア
ドレス指定方式に限定されない。
【００２５】
【発明の効果】以上の説明から、本発明によって、この
分野で周知の標準写真印刷およびその他の技術を用いて
容易に作ることができる非常に幅の狭い密集した構造が
得られることは明らかであろう。各画素を構成する一組
の画素構成要素（画素構成要素は、他の画素構成要素列
に対し平行な同じ列の同じ色成分を表す）を平行な縦行
に配置し、そして画素を、多くのグループ（１グループ
は比較的少ないｎ個の画素から成る）に分ければ、各グ
ループ内の対応する一組の画素構成要素をアドレスする
にはｎ本のゲート回線が必要であるから、必要なゲート
回線の本数が少なくて済む。これらのゲート回線は画素
のアレイのそばに幅の狭いバスとして都合良く配置され
る。したがって、データ回線は幅の狭いゲートバスと非
常に少ない本数のゲート回線を横断するだけであるか
ら、データ回線を短くすることができる。さらに、ほと
んどのデータ回線はアレイ上で互いに交差する必要がな
い。その結果、データ回線のキャパシタンスが小さく、
応答度が高く、信号の漏話が少なくなり、そして全高の
短いアレイが得られる。アレイの全高が短いことは、言
い換えれば、生産性が高く、製造コストが低いことであ
る。
【００２６】以上、好ましい実施例について発明を説明
したが、この分野の専門家は発明の精神および範囲内で
さまざまな変更や修正を思い付くであろう。したがっ
て、特許請求の範囲に記載した発明は、説明した実施例
の厳密な細部構造に限定されず、上記の変更や修正は特
許請求の範囲に含まれるべきものである。
【図面の簡単な説明】
【図１】本発明によるカラー走査アレイの一態様の略図
である。
【図２】図１のカラー走査アレイの一部の電気部品の配
置を表す回路図である。
【図３】図１のカラー走査アレイの一部の電気部品の好
ましい配置の平面図である。
【符号の説明】
１０ 線形カラー走査アレイ（センサアレイ） １１ 絶縁基板 １３ 赤列 １４ 緑列 １５ 青列 ２４ 像形成画素の配列 ２５〜２７ フィルタ付き画素構成要素 ２８ 光センサ（フォトダイオード） ２９ スイッチ（ＴＦＴ） ３０ 赤色フィルタ ３１ 緑色フィルタ ３２ 青色フィルタ ３４ ドレイン ３５ ゲート ３６ ソース ４０ ゲート回線 ４１ マイクロコントローラ ４２ ゲート回線多重化ドライバ ４３ 多重化チップ ４４ 入力 ４５ 出力 ５０〜５２ 共通ソース相互接続 ５７ 相互接続 ５８ 横延長線
フロントページの続き (72)発明者 レナード ユージーン フェンネル アメリカ合衆国 カリフォルニア州 94019 ハーフ ムーン ベイ アラメー ダ アベニュー 441 (72)発明者 ウィリアム ドナルド ターナー アメリカ合衆国 カリフォルニア州 91108 サン マリノ ロックスバリー ロード 1022

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】決められた長さ方向に沿って伸びるｐ像形
    成画素の線形配列（各像形成画素は異なる色成分を表す
    一組のｓ画素構成要素から成り、各画素構成要素は光セ
    ンサ素子と、前記光センサ素子に接続され、画素構成要
    素をアドレスするため選択する必要のある少なくとも第
    １および第２電極を有するスイッチとから成り、画素構
    成要素は決められた長さ方向に対し平行に伸びるｓ列に
    配列され、１画素を構成する各組の画素構成要素は平行
    な縦行に配列されており、列に沿った画素構成要素はｎ
    画素構成要素から成るｍ／ｓグループに分けられてい
    る）、 各列の画素構成要素に組み合わされ、それらの画素構成
    要素を同じ色成分に対し感じやすくする手段、 列内の各グループの画素構成要素の第１電極を相互に接
    続してｍデータ回線接続点を形成する相互接続手段、 各列の画素構成要素の第２電極を相互に接続する相互接
    続手段、 ｍデータ回線、 それぞれのデータ回線接続点をｍデータ回線の１つに接
    続する手段、 ｎ駆動回線、 各駆動回線を活性化すると各グループの一組のすべての
    画素構成要素を選択する準備がなされ、各データ回線を
    活性化すると同じ列内の同じグループ内のすべての画素
    構成要素を選択する準備がなされるように、各グループ
    の画素構成要素の各縦行の画素構成要素の第２電極相互
    接続手段をｎ駆動回線の１つへ接続する手段、 から成ることを特徴とするマトリックスアドレス指定型
    カラー走査アレイ。
JP4205144A 1991-08-09 1992-07-31 マトリックスアドレス指定型カラー走査アレイ Withdrawn JPH05207224A (ja)

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EP0527563A3 (en) 1993-08-25

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