JPH0514318A - 伝送エラー監視回路 - Google Patents

Abstract

(57)【要約】 【構成】シリアル／パラレル変換回路１３は、ｐビット
の伝送エラー監視パターンを含むｉチャネルかつ同相の
入力データをそれぞれパラレルデータに変換し、かつ伝
送エラー監視パターンに対応するパラレルデータはエラ
ービットのみを“１”とする。伝送エラー監視パターン
検出回路１４は、伝送エラー監視パターンのビット毎
に、対応するパラレルデータのＯＲゲートをとりｐ個の
ＯＲ出力１１とする。伝送エラー監視パターン検出回路
１５はチャネル毎、伝送エラー監視パターンの対応する
パラレルデータのＯＲゲートをとりｉ個のＯＲ出力１２
とする。ＯＲ出力１１は、さらにＯＲゲートされ、警報
信号出力Ａとなる。ＯＲ出力１１，１２は、監視端子に
出力される。 【効果】伝送エラー監視パターンのどこが誤っている
か、ビット単位，かつ入力データチャネル毎に確認する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は同期式ディジタル伝送方
式の伝送エラー監視回路に関する。

【０００２】

【従来の技術】従来の伝送エラー監視回路について、図
２に示すブロック図を参照して説明する。

【０００３】この伝送エラー監視回路には、フレームフ
ォーマットを組んで伝送されるｉ（ｉは自然数）本の同
位相のディジタル信号である入力データ２−１〜２−ｉ
が入力される。入力データ２−１〜２−ｉには、それぞ
れ１フレームあたり１個所、伝送エラー監視パターン、
例えば“１１１１０１１０”の８ビット（１バイト）の
伝送エラー監視ビットからなる伝送エラー監視パターン
が挿入されている。

【０００４】入力データ２−１〜２−ｉは、シリアル／
パラレル回路２３に入力される。シリアル／パラレル回
路２３は、シリアルデータを８ビット単位でパラレル変
換する。即ち、シリアルの入力データ２−１をパラレル
データ２−１−１，２−１−２，…，２−１−８に、入
力データ２−２をパラレルデータ２−２−１，２−２−
２，…，２−２−８に、入力データ２−ｉをパラレルデ
ータ２−ｉ−１，…，２−ｉ−８に、それぞれ８本、合
計８ｉ本のパラレルデータに変換する。同時にシリアル
／パラレル回路２３は、伝送エラー監視パターンにエラ
ーがないとき、全ての伝送エラー監視ビットに対応する
８ｉ本のパラレルデータの値を“０”にする。逆に入力
された伝送エラー監視ビットがエラービットであるとき
は、このビットに対応するパラレルデータを“１”とす
る。

【０００５】８ｉ本のパラレルデータは、伝送エラー監
視パターン検出回路２４に入力される。伝送エラー監視
パターン検出回路２４は、８ｉ本のパラレルデータか
ら、入力データ２−１〜２−ｉそれぞれの対応するビッ
トごとにＯＲゲートをとる。即ち、パラレルデータ２−
１−１〜２−ｉ−１，２−１−２〜２−ｉ−２，…，２
−１−８〜２−ｉ−８のｉ個のＯＲゲートをとる。そし
て、伝送エラー監視パターンにあたるビットの位置で、
１フレームフォーマット長に引のばし、ＯＲ出力２２−
１〜２２−８を出力する。ＯＲゲート２６は、ＯＲ出力
２２−１〜２２−８がＯＲゲートされた警報信号出力デ
ータＢを出力する。

【０００６】警報信号出力データＢは、８ｉ個の伝送エ
ラー監視ビット全てのＯＲゲートであり、これから入力
データ２−１〜２−ｉの伝送エラー監視パターンのいず
れかにエラーがあっても警報信号出力データＢに１”が
検出され、この伝送エラー監視回路は入力データ２−１
〜２−ｉのエラー監視を行うことができる。

【０００７】

【発明が解決しようとする課題】この従来の伝送エラー
監視回路では、パラレルデータに変換された入力データ
すべての伝送エラー監視パターンをビット毎にＯＲゲー
トをとったあと、８本のＯＲ出力を１フレーム分に引の
ばし、更に、この８本のＯＲ出力を警報信号出力データ
としているため、どの入力データ、どの伝送エラー監視
ビットでエラーが生じているのか特定することができな
いという問題点があった。

【０００８】

【課題を解決するための手段】本発明の伝送エラー監視
回路は、フレームフォーマットを組みｐ（ｐは自然数）
ビットの伝送エラー監視パターンを含むｉチャネルかつ
同相のディジタル信号をそれぞれパラレルデータに変換
し、かつ前記伝送エラー監視パターンに対応する前記パ
ラレルデータは前記伝送エラー監視パターン中のエラー
ビットのみを“１”として出力するシリアル／パラレル
変換回路と、前記ｐビットの前記伝送エラー監視パター
ンのビット毎に対応する前記パラレルデータのＯＲゲー
トをとりｐ個の第１のＯＲ出力とする第１の伝送エラー
監視パターン検出回路と、前記ｐ個の第１のＯＲ出力を
監視する第１の監視端子と、前記ｉチャネルの前記伝送
エラー監視パターンのチャネル毎に対応する前記パラレ
ルデータのＯＲゲートをとりｉ個の第２のＯＲ出力とす
る第２の伝送エラー監視パターン検出回路と、前記ｉ個
の第２のＯＲ出力を監視する第２の監視端子とを含んで
いる。

【０００９】

【実施例】次に本発明について図面を参照して説明す
る。

【００１０】図１は、本発明の一実施例のブロック図で
ある。

【００１１】シリアル／パラレル回路１３は、フレーム
フォーマットを組んで伝送されるｉ本（チャネル）の同
位相のディジタル信号である、従来例と同様のシリアル
の入力データ１−１〜１−ｉを１対８にパラレル変換
し、８ｉ本のパラレルデータ１−１−１〜１−ｉ−８を
出力する。同時にシリアル／パラレル回路１３は、入力
データ１−１〜１−ｉ中の伝送エラー監視ビットにエラ
ーがないときは対応するパラレルデータの値をすべて
“０”とし、伝送エラー監視ビットにエラーがあるとき
はそのビットに対応するパラレルデータの値を“１”と
する。８ｉ本のパラレルデータは、伝送エラーに監視パ
ターン検出回路１４に入力され、入力データ１−１〜１
−ｉのビット毎に対応したパラレルデータのＯＲゲー
ト、すなわち、１−１−１〜１−ｉ−１，１−１−２〜
１−ｉ−２，…，１−１−８〜１−ｉ−８の８個のＯＲ
ゲートをとる。そして、伝送エラー監視パターンにあた
る位置で、１フレームフォーマット長に引のばし、ＯＲ
出力１１−１〜１１−８を出力する。ＯＲゲート１６
は、ＯＲ出力１２−１〜１２−８を更にＯＲゲートした
警報信号出力データＡを出力する。ここまでに説明され
た回路は、図２の従来例によって説明された符号は異な
るが同名の構成回路と同様の動作をしている。ＯＲ出力
１１−１〜１１−８は、第１の伝送エラー監視端子にも
出力されている。

【００１２】また、８ｉ本のパラレルデータ１−１−１
〜１−ｉ−８は、伝送エラー監視パターン検出回路１５
にも入力される。伝送エラー監視パターン検出回路１５
は、同１チャネルの入力データに属するパラレルデータ
をＯＲゲートする。即ち、８本のパラレルデータ１−１
−１〜１−１−８，…，パラレルデータ１−ｉ−１〜１
−ｉ−８それぞれで合計ｉ個のＯＲゲートをとり、ＯＲ
出力１２−１，１２−２，…，１２−ｉを出力する。こ
こで、ＯＲ出力１２−１〜１２−ｉは、伝送エラー監視
パターンの位置で１フレーム分に引のばされる。ＯＲ出
力１２−１〜１２−ｉは、第２の伝送エラー監視端子に
出力されている。

【００１３】以下、図１の実施例の動作について説明す
る。

【００１４】いま、警報信号出力データＡが“１”を出
力しているとする。これはＯＲゲート１６に入力された
ＯＲ出力１１−１〜１１−８のいずれかが誤っているこ
とを意味する。図２の従来例の回路では、これ以上の誤
り個所の追求はできないが、本実施例においては、第１
および第２の伝送エラー監視端子を調査することで誤り
個所の特定が可能である。

【００１５】第１の伝送エラー監視端子の測定によりＯ
Ｒ出力１１−２が“１”であったとする。次に第２の伝
送エラー監視端子の測定によりＯＲ出力１２−２が
“１”であったとする。ＯＲ出力１１−２はパラレルデ
ータ１−１−１〜１−ｉ−１の伝送エラー監視パターン
のＯＲ出力であり、ＯＲ出力１２−２は同一チャネルの
入力データに属するパラレルデータ１−２−１〜１−２
−８のＯＲ出力であることから、２つのＯＲ出力１１−
２および１２−２に共通するパラレルデータ１−２−
１、即ち入力データ１−２の伝送エラー監視パターンの
第１番目のビットに誤りが生じていたという結論にな
る。このように警報信号出力データＡにおいて誤りを検
出した場合、その誤りがどこで誤ったかを伝送エラー監
視パターンのビット単位および入力データのチャネル単
位で確認することができる。

【００１６】

【発明の効果】以上説明したように本発明は、従来の複
数の入力データの対応するビット毎に伝送エラーを検出
する伝送エラー監視パターン検出回路に加えて、入力デ
ータチャネル毎にエラーを検出する伝送エラー監視パタ
ーン検出回路と、それぞれの検出出力を監視する監視端
子を設けたので、伝送エラー監視パターンのどこが誤っ
ているか、ビット単位で確認することができ、かつ入力
データチャネル毎に確認することができるという効果を
有する。

【図面の簡単な説明】

【図１】本発明による一実施例のブロック図である。

【図２】従来例のブロック図である。

【符号の説明】

１３，２３ シリアル／パラレル回路 １４，１５，２４ 伝送エラー監視パターン検出回路 １６，２６ ＯＲゲート １−１〜１−ｉ，２−１〜２−ｉ 入力データ １−１−１〜１−ｉ−８，２−１−１〜２−ｉ−８
パラレルデータ １１−１〜１１−８，１２−１〜１２−８ ＯＲ出力 ２２−１〜２２−８ ＯＲ出力 Ａ，Ｂ 警報信号出力データ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フレームフォーマットを組みｐ（ｐは自
   然数）ビットの伝送エラー監視パターンを含むｉ（ｉは
   自然数）チャネルかつ同相のディジタル信号をそれぞれ
   パラレルデータに変換し、かつ前記伝送エラー監視パタ
   ーンに対応する前記パラレルデータは前記伝送エラー監
   視パターン中のエラービットのみを“１”として出力す
   るシリアル／パラレル変換回路と、前記ｐビットの前記
   伝送エラー監視パターンのビット毎に対応する前記パラ
   レルデータのＯＲゲートをとりｐ個の第１のＯＲ出力と
   する第１の伝送エラー監視パターン検出回路と、前記ｐ
   個の第１のＯＲ出力を監視する第１の監視端子と、前記
   ｉチャネルの前記伝送エラー監視パターンのチャネル毎
   に対応する前記パラレルデータのＯＲゲートをとりｉ個
   の第２のＯＲ出力とする第２の伝送エラー監視パターン
   検出回路と、前記ｉ個の第２のＯＲ出力を監視する第２
   の監視端子とを含むことを特徴とする伝送エラー監視回
   路。
2. 【請求項２】 前記ｐ個の第１のＯＲ出力は、更にＯＲ
   ゲートがとられて警報信号出力データとされることを特
   徴とする請求項１記載の伝送エラー監視回路。
3. 【請求項３】 前記伝送エラー監視パターンは、１フレ
   ーム中に一個所設けられ、かつ８ビットで構成されてい
   ることを特徴とする請求項１記載の伝送エラー監視回
   路。