JPH05128280A - ワンチツプデジタル信号処理装置 - Google Patents
ワンチツプデジタル信号処理装置Info
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- JPH05128280A JPH05128280A JP3288084A JP28808491A JPH05128280A JP H05128280 A JPH05128280 A JP H05128280A JP 3288084 A JP3288084 A JP 3288084A JP 28808491 A JP28808491 A JP 28808491A JP H05128280 A JPH05128280 A JP H05128280A
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Abstract
(57)【要約】
【目的】本発明は、ワンチップデジタル信号処理装置に
関し、処理を高速化することを目的とする。 【構成】Ａ／Ｄ変換器１８のデータ出力端と積和演算回
路２０のデータ入力端との間を、データバス２２を介さ
ずにダイレクトデータパス２６１、２６２で接続し、Ａ
／Ｄ変換器１８からの変換終了信号Ｓ２を演算開始信号
Ｓ３として積和演算回路２０に供給する。
関し、処理を高速化することを目的とする。 【構成】Ａ／Ｄ変換器１８のデータ出力端と積和演算回
路２０のデータ入力端との間を、データバス２２を介さ
ずにダイレクトデータパス２６１、２６２で接続し、Ａ
／Ｄ変換器１８からの変換終了信号Ｓ２を演算開始信号
Ｓ３として積和演算回路２０に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、ワンチップデジタル信
号処理装置に関する。
号処理装置に関する。
【０００２】
【従来の技術】図３は、従来のワンチップデジタル信号
処理装置１０を示す。
処理装置１０を示す。
【０００３】この装置１０は、ＭＰＵ１２、プログラム
ＲＯＭ１４、ＲＡＭ１６、Ａ／Ｄ変換器１８及び積和演
算回路２０を備え、これらの間がバス２２で接続されて
いる。ワンチップデジタル信号処理装置１０は、プログ
ラムＲＯＭ１４に格納されたプログラムに基づいて、以
下のような処理を行う。
ＲＯＭ１４、ＲＡＭ１６、Ａ／Ｄ変換器１８及び積和演
算回路２０を備え、これらの間がバス２２で接続されて
いる。ワンチップデジタル信号処理装置１０は、プログ
ラムＲＯＭ１４に格納されたプログラムに基づいて、以
下のような処理を行う。
【０００４】（１）ＭＰＵ１２は、積和演算回路２０に
対し、デジタルフィルタの定数を設定する。この定数
は、積和演算回路２０の内部レジスタに保持される。
対し、デジタルフィルタの定数を設定する。この定数
は、積和演算回路２０の内部レジスタに保持される。
【０００５】（２）ＭＰＵ１２からＡ／Ｄ変換器１８へ
変換開始信号Ｓ１を供給すると、Ａ／Ｄ変換器１８はこ
れに応答して、アナログ信号Ａをデジタル信号Ｄに変換
し、変換終了信号Ｓ２をＭＰＵ１２に供給してＭＰＵ１
２に割り込みを掛ける。
変換開始信号Ｓ１を供給すると、Ａ／Ｄ変換器１８はこ
れに応答して、アナログ信号Ａをデジタル信号Ｄに変換
し、変換終了信号Ｓ２をＭＰＵ１２に供給してＭＰＵ１
２に割り込みを掛ける。
【０００６】（３）ＭＰＵ１２はこの変換終了信号Ｓ２
に応答して、バス２２を介しデータＤをレジスタ１２ａ
にロードし、演算開始信号Ｓ３を積和演算回路２０に供
給し、これと同時に、レジスタ１２ａの内容を、バス２
２を介して積和演算回路２０に供給する。
に応答して、バス２２を介しデータＤをレジスタ１２ａ
にロードし、演算開始信号Ｓ３を積和演算回路２０に供
給し、これと同時に、レジスタ１２ａの内容を、バス２
２を介して積和演算回路２０に供給する。
【０００７】（４）積和演算回路２０はこの演算開始信
号Ｓ３に応答して、バス２２上のデータＤを取込み、デ
ジタルフィルタリングの積和演算を行い、演算終了信号
Ｓ４をＭＰＵ１２に供給してＭＰＵ１２に割り込みを掛
け、これと同時に、データＸＤをバス２２上に出力す
る。
号Ｓ３に応答して、バス２２上のデータＤを取込み、デ
ジタルフィルタリングの積和演算を行い、演算終了信号
Ｓ４をＭＰＵ１２に供給してＭＰＵ１２に割り込みを掛
け、これと同時に、データＸＤをバス２２上に出力す
る。
【０００８】（５）ＭＰＵ１２はこの演算終了信号Ｓ４
に応答して、バス２２上のデータＸＤをレジスタ１２ａ
にロードし、所定の処理を行ってその結果をＲＡＭ１６
に書き込む。
に応答して、バス２２上のデータＸＤをレジスタ１２ａ
にロードし、所定の処理を行ってその結果をＲＡＭ１６
に書き込む。
【０００９】ＭＰＵ１２は、上記（２）、（３）及び
（５）の処理を繰り返し行う。
（５）の処理を繰り返し行う。
【００１０】
【発明が解決しようとする課題】このようなワンチップ
デジタル信号処理装置１０は、高機能であるが、Ａ／Ｄ
変換器１８からの変換終了信号Ｓ２及び積和演算回路２
０からの演算終了信号Ｓ４により割り込みが掛けられる
毎に、割り込みの前処理及び後処理をしなければならな
いので、ＭＰＵ１２のスループットが低下して、ワンチ
ップデジタル信号処理装置１０の高速化が妨げられてい
た。
デジタル信号処理装置１０は、高機能であるが、Ａ／Ｄ
変換器１８からの変換終了信号Ｓ２及び積和演算回路２
０からの演算終了信号Ｓ４により割り込みが掛けられる
毎に、割り込みの前処理及び後処理をしなければならな
いので、ＭＰＵ１２のスループットが低下して、ワンチ
ップデジタル信号処理装置１０の高速化が妨げられてい
た。
【００１１】本発明の目的は、このような問題点に鑑
み、処理を高速化したワンチップデジタル信号処理装置
を提供することにある。
み、処理を高速化したワンチップデジタル信号処理装置
を提供することにある。
【００１２】
【課題を解決するための手段及びその作用】本発明に係
るワンチップデジタル信号処理装置を、実施例図中の対
応する構成要素の符号を引用して説明する。
るワンチップデジタル信号処理装置を、実施例図中の対
応する構成要素の符号を引用して説明する。
【００１３】第１発明のワンチップデジタル信号処理装
置では、例えば図１に示す如く、変換開始信号Ｓ１に応
答してアナログ信号Ａをデジタル信号Ｄに変換し、デジ
タル信号Ｄ及び変換終了信号Ｓ２を出力するＡ／Ｄ変換
器１８と、Ａ／Ｄ変換器１８のデータ出力端に接続され
たダイレクトデータパス２６１、２６２と、変換終了信
号Ｓ２が演算開始信号Ｓ３として供給され、データ入力
端がダイレクトデータパス２６１、２６２に接続され、
演算開始信号Ｓ３に応答してデジタル信号Ｄに対し積和
演算を行い、その演算結果及び演算終了信号Ｓ４を出力
する積和演算回路２０と、積和演算回路２０のデータ出
力端に接続されたデータバス２２と、データ入出力端が
データバス２２に接続され、演算終了信号Ｓ４に応答し
て、該積和演算結果を、データバス２２を介して受け取
り処理するＭＰＵ１２とを備えている。
置では、例えば図１に示す如く、変換開始信号Ｓ１に応
答してアナログ信号Ａをデジタル信号Ｄに変換し、デジ
タル信号Ｄ及び変換終了信号Ｓ２を出力するＡ／Ｄ変換
器１８と、Ａ／Ｄ変換器１８のデータ出力端に接続され
たダイレクトデータパス２６１、２６２と、変換終了信
号Ｓ２が演算開始信号Ｓ３として供給され、データ入力
端がダイレクトデータパス２６１、２６２に接続され、
演算開始信号Ｓ３に応答してデジタル信号Ｄに対し積和
演算を行い、その演算結果及び演算終了信号Ｓ４を出力
する積和演算回路２０と、積和演算回路２０のデータ出
力端に接続されたデータバス２２と、データ入出力端が
データバス２２に接続され、演算終了信号Ｓ４に応答し
て、該積和演算結果を、データバス２２を介して受け取
り処理するＭＰＵ１２とを備えている。
【００１４】従来、変換終了信号Ｓ２及び演算終了信号
Ｓ４により割り込みがＭＰＵ１２に掛けられていたが、
本第１発明では、Ａ／Ｄ変換器１８のデータ出力端と積
和演算回路２０のデータ入力端との間を、データバス２
２を介さずにダイレクトデータパス２６１、２６２で接
続し、Ａ／Ｄ変換器１８からの変換終了信号Ｓ２を演算
開始信号Ｓ３として積和演算回路２０に供給するので、
ＭＰＵ１２に対し演算終了信号Ｓ４のみによる割り込み
にすることができ、かつ、Ａ／Ｄ変換器１８からのデジ
タル信号Ｄを、ＭＰＵ１２のレジスタ１２ａを介さず直
接積和演算回路２０に供給することができる。したがっ
て、ＭＰＵ１２のスループットが向上し、ワンチップデ
ジタル信号処理装置１０Ａの処理を高速化することがで
きる。
Ｓ４により割り込みがＭＰＵ１２に掛けられていたが、
本第１発明では、Ａ／Ｄ変換器１８のデータ出力端と積
和演算回路２０のデータ入力端との間を、データバス２
２を介さずにダイレクトデータパス２６１、２６２で接
続し、Ａ／Ｄ変換器１８からの変換終了信号Ｓ２を演算
開始信号Ｓ３として積和演算回路２０に供給するので、
ＭＰＵ１２に対し演算終了信号Ｓ４のみによる割り込み
にすることができ、かつ、Ａ／Ｄ変換器１８からのデジ
タル信号Ｄを、ＭＰＵ１２のレジスタ１２ａを介さず直
接積和演算回路２０に供給することができる。したがっ
て、ＭＰＵ１２のスループットが向上し、ワンチップデ
ジタル信号処理装置１０Ａの処理を高速化することがで
きる。
【００１５】第２発明のワンチップデジタル信号処理装
置では、例えば図２に示す如く、入力波形の周波数を測
定し、該周波数及び測定終了信号Ｓ２’を出力する周波
数測定回路３４と、周波数測定回路３４のデータ出力端
に接続されたダイレクトデータパス２６１、２６２と、
測定終了信号Ｓ２’が演算開始信号Ｓ３として供給さ
れ、データ入力端がダイレクトデータパス２６１、２６
２に接続され、演算開始信号Ｓ３に応答して該周波数に
対し積和演算を行い、その演算結果及び演算終了信号Ｓ
４を出力する積和演算回路２０と、積和演算回路２０の
データ出力端に接続されたデータバス２２と、データ入
出力端がデータバス２２に接続され、演算終了信号Ｓ４
に応答して、該積和演算結果を、データバス２２を介し
て受け取り処理するＭＰＵ１２とを備えている。
置では、例えば図２に示す如く、入力波形の周波数を測
定し、該周波数及び測定終了信号Ｓ２’を出力する周波
数測定回路３４と、周波数測定回路３４のデータ出力端
に接続されたダイレクトデータパス２６１、２６２と、
測定終了信号Ｓ２’が演算開始信号Ｓ３として供給さ
れ、データ入力端がダイレクトデータパス２６１、２６
２に接続され、演算開始信号Ｓ３に応答して該周波数に
対し積和演算を行い、その演算結果及び演算終了信号Ｓ
４を出力する積和演算回路２０と、積和演算回路２０の
データ出力端に接続されたデータバス２２と、データ入
出力端がデータバス２２に接続され、演算終了信号Ｓ４
に応答して、該積和演算結果を、データバス２２を介し
て受け取り処理するＭＰＵ１２とを備えている。
【００１６】従来、測定終了信号Ｓ２’及び演算終了信
号Ｓ４により割り込みがＭＰＵ１２に掛けられていた
が、本第２発明では、周波数測定回路３４のデータ出力
端と積和演算回路２０のデータ入力端との間を、データ
バス２２を介さずにダイレクトデータパス２６１、２６
２で接続し、Ａ／Ｄ変換器１８からの測定終了信号Ｓ
２’を演算開始信号Ｓ３として積和演算回路２０に供給
するので、ＭＰＵ１２に対し演算終了信号Ｓ４のみによ
る割り込みにすることができ、かつ、周波数測定回路３
４からの周波数ｆを、ＭＰＵ１２のレジスタ１２ａを介
さず直接積和演算回路２０に供給することができる。し
たがって、ＭＰＵ１２のスループットが向上し、ワンチ
ップデジタル信号処理装置１０Ｂの処理を高速化するこ
とができる。
号Ｓ４により割り込みがＭＰＵ１２に掛けられていた
が、本第２発明では、周波数測定回路３４のデータ出力
端と積和演算回路２０のデータ入力端との間を、データ
バス２２を介さずにダイレクトデータパス２６１、２６
２で接続し、Ａ／Ｄ変換器１８からの測定終了信号Ｓ
２’を演算開始信号Ｓ３として積和演算回路２０に供給
するので、ＭＰＵ１２に対し演算終了信号Ｓ４のみによ
る割り込みにすることができ、かつ、周波数測定回路３
４からの周波数ｆを、ＭＰＵ１２のレジスタ１２ａを介
さず直接積和演算回路２０に供給することができる。し
たがって、ＭＰＵ１２のスループットが向上し、ワンチ
ップデジタル信号処理装置１０Ｂの処理を高速化するこ
とができる。
【００１７】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００１８】［第１実施例］図１は、第１実施例のワン
チップデジタル信号処理装置１０Ａを示す。図３と同一
構成要素には、同一符号を付してその説明を省略する。
チップデジタル信号処理装置１０Ａを示す。図３と同一
構成要素には、同一符号を付してその説明を省略する。
【００１９】この装置１０Ａは、Ａ／Ｄ変換器１８のデ
ータ出力端が、ダイレクトデータパス２６１を介しセレ
クタ２８の２つのデータ入力端の一方に接続されてい
る。セレクタ２８の他方の入力端は、バス２２に接続さ
れている。セレクタ２８は、ＭＰＵ１２により切り換え
制御される。セレクタ２８のデータ出力端は、ダイレク
トデータパス２６２を介し積和演算回路２０のデータ入
力端に接続されている。また、Ａ／Ｄ変換器１８から出
力される変換終了信号Ｓ２は、演算開始信号Ｓ３として
積和演算回路２０に供給される。
ータ出力端が、ダイレクトデータパス２６１を介しセレ
クタ２８の２つのデータ入力端の一方に接続されてい
る。セレクタ２８の他方の入力端は、バス２２に接続さ
れている。セレクタ２８は、ＭＰＵ１２により切り換え
制御される。セレクタ２８のデータ出力端は、ダイレク
トデータパス２６２を介し積和演算回路２０のデータ入
力端に接続されている。また、Ａ／Ｄ変換器１８から出
力される変換終了信号Ｓ２は、演算開始信号Ｓ３として
積和演算回路２０に供給される。
【００２０】一方、外部からクロックφが分周器３０に
供給され、分周器３０はこれを分周したクロックφ１を
アンドゲート３２の一方の入力端に供給する。アンドゲ
ート３２の他方の入力端にはＭＰＵ１２から高レベルの
連続変換信号Ｓ５が供給され、アンドゲート３２の出力
が変換開始信号Ｓ１としてＡ／Ｄ変換器１８に供給され
る。
供給され、分周器３０はこれを分周したクロックφ１を
アンドゲート３２の一方の入力端に供給する。アンドゲ
ート３２の他方の入力端にはＭＰＵ１２から高レベルの
連続変換信号Ｓ５が供給され、アンドゲート３２の出力
が変換開始信号Ｓ１としてＡ／Ｄ変換器１８に供給され
る。
【００２１】他の点は、図３のワンチップデジタル信号
処理装置１０と同一構成である。
処理装置１０と同一構成である。
【００２２】上記の如く構成されたワンチップデジタル
信号処理装置１０Ａは、プログラムＲＯＭ１４Ａに格納
されたプログラムに基づいて以下のような処理を行う。
信号処理装置１０Ａは、プログラムＲＯＭ１４Ａに格納
されたプログラムに基づいて以下のような処理を行う。
【００２３】（１）セレクタ２８をバス２２側に切り換
え、積和演算回路２０に対し、デジタルフィルタの定数
を設定する。この定数は、積和演算回路２０の内部レジ
スタに保持される。
え、積和演算回路２０に対し、デジタルフィルタの定数
を設定する。この定数は、積和演算回路２０の内部レジ
スタに保持される。
【００２４】（２）セレクタ２８をダイレクトデータパ
ス２６１側に切り換え、これと同時に、連続変換信号Ｓ
５を高レベルにする。
ス２６１側に切り換え、これと同時に、連続変換信号Ｓ
５を高レベルにする。
【００２５】これにより、クロックφ１がアンドゲート
３２を通り、変換開始信号Ｓ１としてＡ／Ｄ変換器１８
に供給される。Ａ／Ｄ変換器１８は、クロックφ１の立
ち上がり又は立ち下がりに同期して、クロックφ１の周
期でアナログ信号Ａをデジタル信号Ｄに変換し、変換終
了信号Ｓ２及びデジタル信号Ｄを出力する。この変換終
了信号Ｓ２は、演算開始信号Ｓ３として積和演算回路２
０に供給される。積和演算回路２０は、これに応答し
て、Ａ／Ｄ変換器１８からのデジタル信号Ｄを取り込ん
で積和演算によるデジタルフィルタリング処理を行い、
演算終了信号Ｓ４をＭＰＵ１２に供給して、ＭＰＵ１２
に割り込みを掛け、これと同時に、データＸＤをバス２
２上に出力する。
３２を通り、変換開始信号Ｓ１としてＡ／Ｄ変換器１８
に供給される。Ａ／Ｄ変換器１８は、クロックφ１の立
ち上がり又は立ち下がりに同期して、クロックφ１の周
期でアナログ信号Ａをデジタル信号Ｄに変換し、変換終
了信号Ｓ２及びデジタル信号Ｄを出力する。この変換終
了信号Ｓ２は、演算開始信号Ｓ３として積和演算回路２
０に供給される。積和演算回路２０は、これに応答し
て、Ａ／Ｄ変換器１８からのデジタル信号Ｄを取り込ん
で積和演算によるデジタルフィルタリング処理を行い、
演算終了信号Ｓ４をＭＰＵ１２に供給して、ＭＰＵ１２
に割り込みを掛け、これと同時に、データＸＤをバス２
２上に出力する。
【００２６】（３）ＭＰＵ１２はこの演算終了信号Ｓ４
に応答して、バス２２上のデータＸＤをレジスタ１２ａ
にロードし、所定の処理を行ってその結果をＲＡＭ１６
に書き込む。
に応答して、バス２２上のデータＸＤをレジスタ１２ａ
にロードし、所定の処理を行ってその結果をＲＡＭ１６
に書き込む。
【００２７】ＭＰＵ１２は、この（３）の処理を繰り返
し行う。
し行う。
【００２８】本第１実施例によれば、図３において変換
終了信号Ｓ２及び演算終了信号Ｓ４により割り込みがＭ
ＰＵ１２に掛けられていたのを、演算終了信号Ｓ４のみ
による割り込みにすることができ、かつ、Ａ／Ｄ変換器
１８からのデジタル信号Ｄを、ＭＰＵ１２のレジスタ１
２ａを介さず直接積和演算回路２０に供給することがで
き、さらに、変換開始信号Ｓ１を毎回Ａ／Ｄ変換器１８
に供給する必要がないので、ＭＰＵ１２のスループット
が向上し、ワンチップデジタル信号処理装置１０Ａの処
理を高速化することができる。
終了信号Ｓ２及び演算終了信号Ｓ４により割り込みがＭ
ＰＵ１２に掛けられていたのを、演算終了信号Ｓ４のみ
による割り込みにすることができ、かつ、Ａ／Ｄ変換器
１８からのデジタル信号Ｄを、ＭＰＵ１２のレジスタ１
２ａを介さず直接積和演算回路２０に供給することがで
き、さらに、変換開始信号Ｓ１を毎回Ａ／Ｄ変換器１８
に供給する必要がないので、ＭＰＵ１２のスループット
が向上し、ワンチップデジタル信号処理装置１０Ａの処
理を高速化することができる。
【００２９】［第２実施例］図２は、第２実施例のワン
チップデジタル信号処理装置１０Ｂを示す。図１と同一
構成要素には、同一符号を付してその説明を省略する。
チップデジタル信号処理装置１０Ｂを示す。図１と同一
構成要素には、同一符号を付してその説明を省略する。
【００３０】このワンチップデジタル信号処理装置１０
Ｂは、図１のＡ／Ｄ変換器１８、分周器３０及びアンド
ゲート３２の代わりに、周波数測定回路３４を用いてい
る。周波数測定回路３４は、ＭＰＵ１２から供給される
測定制御信号Ｓ６が高レベルになると、例えば、アナロ
グ信号Ａが負から正にゼロクロスする点を検出し、次に
アナログ信号Ａが負から正にゼロクロスする点までの時
間をクロックφで計数し、その計数値の逆数を演算し、
演算結果を周波数ｆとして出力し、これと同時に測定終
了信号Ｓ２’を出力する。この測定終了信号Ｓ２’は、
演算開始信号Ｓ３として積和演算回路２０に供給され
る。周波数測定回路３４は、測定制御信号Ｓ６が高レベ
ルの間、このような処理を繰り返す。また、積和演算回
路２０は、ローパスフィルタとして機能し、アナログ信
号Ａに含まれる高周波ノイズにより周波数ｆが短時間で
急変するのを無視する。他の点は、図１と同一構成であ
る。
Ｂは、図１のＡ／Ｄ変換器１８、分周器３０及びアンド
ゲート３２の代わりに、周波数測定回路３４を用いてい
る。周波数測定回路３４は、ＭＰＵ１２から供給される
測定制御信号Ｓ６が高レベルになると、例えば、アナロ
グ信号Ａが負から正にゼロクロスする点を検出し、次に
アナログ信号Ａが負から正にゼロクロスする点までの時
間をクロックφで計数し、その計数値の逆数を演算し、
演算結果を周波数ｆとして出力し、これと同時に測定終
了信号Ｓ２’を出力する。この測定終了信号Ｓ２’は、
演算開始信号Ｓ３として積和演算回路２０に供給され
る。周波数測定回路３４は、測定制御信号Ｓ６が高レベ
ルの間、このような処理を繰り返す。また、積和演算回
路２０は、ローパスフィルタとして機能し、アナログ信
号Ａに含まれる高周波ノイズにより周波数ｆが短時間で
急変するのを無視する。他の点は、図１と同一構成であ
る。
【００３１】この第２実施例の効果も、上記第１実施例
の効果と同一である。
の効果と同一である。
【００３２】
【発明の効果】以上説明した如く、本第１発明に係るワ
ンチップデジタル信号処理装置では、Ａ／Ｄ変換器のデ
ータ出力端と積和演算回路のデータ入力端との間を、デ
ータバスを介さずにダイレクトデータパスで接続し、Ａ
／Ｄ変換器からの変換終了信号を演算開始信号として積
和演算回路に供給するので、ＭＰＵに対し演算終了信号
のみによる割り込みにすることができ、かつ、Ａ／Ｄ変
換器からのデジタル信号を、ＭＰＵのレジスタを介さず
直接積和演算回路に供給することができ、したがって、
ＭＰＵのスループットが向上し、ワンチップデジタル信
号処理装置の処理を高速化することができるという効果
を奏する。
ンチップデジタル信号処理装置では、Ａ／Ｄ変換器のデ
ータ出力端と積和演算回路のデータ入力端との間を、デ
ータバスを介さずにダイレクトデータパスで接続し、Ａ
／Ｄ変換器からの変換終了信号を演算開始信号として積
和演算回路に供給するので、ＭＰＵに対し演算終了信号
のみによる割り込みにすることができ、かつ、Ａ／Ｄ変
換器からのデジタル信号を、ＭＰＵのレジスタを介さず
直接積和演算回路に供給することができ、したがって、
ＭＰＵのスループットが向上し、ワンチップデジタル信
号処理装置の処理を高速化することができるという効果
を奏する。
【００３３】第２発明に係るワンチップデジタル信号処
理装置では、周波数測定回路のデータ出力端と積和演算
回路のデータ入力端との間を、データバスを介さずにダ
イレクトデータパスで接続し、Ａ／Ｄ変換器からの測定
終了信号を演算開始信号として積和演算回路に供給する
ので、ＭＰＵに対し演算終了信号のみによる割り込みに
することができ、かつ、周波数測定回路からの周波数ｆ
を、ＭＰＵのレジスタを介さず直接積和演算回路に供給
することができ、したがって、ＭＰＵのスループットが
向上し、ワンチップデジタル信号処理装置の処理を高速
化することができるという効果を奏する。
理装置では、周波数測定回路のデータ出力端と積和演算
回路のデータ入力端との間を、データバスを介さずにダ
イレクトデータパスで接続し、Ａ／Ｄ変換器からの測定
終了信号を演算開始信号として積和演算回路に供給する
ので、ＭＰＵに対し演算終了信号のみによる割り込みに
することができ、かつ、周波数測定回路からの周波数ｆ
を、ＭＰＵのレジスタを介さず直接積和演算回路に供給
することができ、したがって、ＭＰＵのスループットが
向上し、ワンチップデジタル信号処理装置の処理を高速
化することができるという効果を奏する。
【図１】本発明に係るワンチップデジタル信号処理装置
の第１実施例のブロック回路図である。
の第１実施例のブロック回路図である。
【図２】本発明に係るワンチップデジタル信号処理装置
の第２実施例のブロック回路図である。
の第２実施例のブロック回路図である。
【図３】従来のワンチップデジタル信号処理装置のブロ
ック回路図である。
ック回路図である。
１０、１０Ａ、１０Ｂ ワンチップデジタル信号処理装
置 １２ ＭＰＵ １８ Ａ／Ｄ変換器 ２０ 積和演算回路 ２２ バス ２６１、２６２ ダイレクトデータパス ２８ セレクタ ３４ 周波数測定回路
置 １２ ＭＰＵ １８ Ａ／Ｄ変換器 ２０ 積和演算回路 ２２ バス ２６１、２６２ ダイレクトデータパス ２８ セレクタ ３４ 周波数測定回路
Claims (2)
- 【請求項１】 変換開始信号（Ｓ１）に応答してアナロ
グ信号（Ａ）をデジタル信号（Ｄ）に変換し、該デジタ
ル信号及び変換終了信号（Ｓ２）を出力するＡ／Ｄ変換
器（１８）と、 該Ａ／Ｄ変換器のデータ出力端に接続されたダイレクト
データパス（２６１、２６２）と、 該変換終了信号が演算開始信号（Ｓ３）として供給さ
れ、データ入力端が該ダイレクトデータパスに接続さ
れ、該演算開始信号に応答して該デジタル信号に対し積
和演算を行い、その演算結果及び演算終了信号（Ｓ４）
を出力する積和演算回路（２０）と、 該積和演算回路のデータ出力端に接続されたデータバス
（２２）と、 データ入出力端が該データバスに接続され、該演算終了
信号に応答して、該積和演算結果を、該データバスを介
して受け取り処理するＭＰＵ（１２）と、 を有することを特徴とするワンチップデジタル信号処理
装置。 - 【請求項２】 入力波形の周波数（ｆ）を測定し、該周
波数及び測定終了信号（Ｓ２’）を出力する周波数測定
回路（３４）と、 該周波数測定回路のデータ出力端に接続されたダイレク
トデータパス（２６１、２６２）と、 該測定終了信号が演算開始信号（Ｓ３）として供給さ
れ、データ入力端が該ダイレクトデータパスに接続さ
れ、該演算開始信号に応答して該周波数に対し積和演算
を行い、その演算結果及び演算終了信号（Ｓ４）を出力
する積和演算回路（２０）と、 該積和演算回路のデータ出力端に接続されたデータバス
（２２）と、 データ入出力端が該データバスに接続され、該演算終了
信号に応答して、該積和演算結果を、該データバスを介
して受け取り処理するＭＰＵ（１２）と、 を有することを特徴とするワンチップデジタル信号処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288084A JPH05128280A (ja) | 1991-11-01 | 1991-11-01 | ワンチツプデジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288084A JPH05128280A (ja) | 1991-11-01 | 1991-11-01 | ワンチツプデジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128280A true JPH05128280A (ja) | 1993-05-25 |
Family
ID=17725586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288084A Withdrawn JPH05128280A (ja) | 1991-11-01 | 1991-11-01 | ワンチツプデジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997014093A1 (fr) * | 1995-10-09 | 1997-04-17 | Hitachi, Ltd. | Terminal |
-
1991
- 1991-11-01 JP JP3288084A patent/JPH05128280A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997014093A1 (fr) * | 1995-10-09 | 1997-04-17 | Hitachi, Ltd. | Terminal |
| US6643713B2 (en) | 1995-10-09 | 2003-11-04 | Hitachi, Ltd. | Apparatus has a microprocessor including DSP and a CPU integrated with each other as a single bus master |
| US6993597B2 (en) | 1995-10-09 | 2006-01-31 | Renesas Technology Corp. | Terminal apparatus |
| US8090398B2 (en) | 1995-10-09 | 2012-01-03 | Renesas Electronics Corporation | Terminal apparatus |
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