JPS62135916A - パルス列信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、モータの回転数などのパルス列信号を処理す
るパルス列信号処理装置に係シ、特にパルス列信号の処
理精度を向上させたパルス列信号処理装置に関する。

〈従来の技術〉 第３図は従来のパルス列信号処理装置の構成を示した構
成図である。

ＣＬＧはクロック信号ＣＬＫｏを発生させるクロック発
生器である。このクロック信号ＣＬＫｏによりタスクＡ
が定周期で起動され、プログラムＡが実行され条件Ａに
移行する。条件人では条件Ａに合致する場合はプログラ
ムＢに移行し１合致しないときはプログラムＣに分岐さ
れ１次の処理ステップであるパルス列処理りにうつる。

パルス列処理りは端子Ｔより１例えばモータなどのパル
ス列信号ＰＬＳがハードのカウンタＣＴ１を介して入力
される。パルス列処理りでは、この処理の開始から次の
処理の開始までに入力されるパルス列信号ＰＬ８のカウ
ント数をΔＰ、このパルス列信号ＰＬ８を０〜１の間に
正規化するスケールパルス数をＰｓ（定数）とすれば次
式で示される演算をして出力■′を指示ｈ■ＣＫ出カす
る。ただしΔＴはクロックＣＬＫｏのクロック間隔であ
る。

この処理の後１次のプログラムの実行に移される。

〈発明が解決しようとする問題点〉 しかしながら、この様な従来のパルス列信号処理装置で
は、プログラム人の処理中により高い処理レベルの割込
みが入シブログラムＡの実行が待機されたシ、あるいは
条件Ａにより処理ルートがプログラムＢやＣに分岐され
各々のプログラム処理の時間に相違を生じたりすると、
パルス列処理りの開始時期に差異が生じ定周期処理の時
間間隔が異なって来る。つまり、処理レベルの低いジョ
ブ中でパルス列処理りを実行するき、クロン、り信号Ｃ
ＬＫｏにより起動された後にパルス列処理りが動作する
までの時間ΔＴＤが変動して指示値工。′にふらつきを
生ずる。この時間ΔＴＤを安定させるには計算機での処
理タスクのレベルを上げればある程度の安定化を因るこ
とは出来るが、むやみに処理レベルを上げることは他の
高レベルタスクのプログラムのパフォーマンスを悪化さ
せる原因になる。

〈問題点を解決するための手段〉 この発明は、処理タスクのレベルを上げることなく指示
値のふらつきをなくすだめ、一定時間間隔のクロック信
号にょシ定周期で起動されて演算処理がなされるごとに
処理が開始され次の処理が開始されるまでの時間に人力
されたパルス列信号を定周期で計数ｌ−て単位時間当υ
のパルス列を出力するパルス列処理手段と、演算処理よ
り高い処理レベルで処理される演算処理ステップに設け
られたカウンタと、パルス列処理手段での処理の開始ご
とにカウンタに読込まれたカウント値の差分を取り定周
期におけるクロック間隔との比率を演算する演算手段と
、パルス列処理手段の出力に対してこの比率を乗じて補
正演算する補正手段とを具備し、パルス列信号に対応す
る出力を出す構成としたものである。

〈実施例〉 以下、本発明の実施例について図面に基づいて説明する
。第１図は本発明の一実施例の構成を示す構成図である
。尚、従来のパルス列信号処理装置と同一の機能を有す
る部分には同一の符号を付して適宜に説明を省略する。

クロック発生器ＣＬＧの出力は、例えばカウンタＣＴ２
のクロック端子ＣＬに入力されてカウントダウンされ、
その出力端Ｑｎよりクロック信号ＣＬＫｎがとり出され
タスクＡの定周期の処理に使用される。

出力端Ｑ１からはよυ高速のクロック信号ＣＬＫ１がと
υ出されタスク人よりは処理レベルの高いタスクＢの定
周期の処理に使用される。タスクＢのステップの一部に
ソフトのカウンタＣＴ３が挿入されカウント処理の後プ
ログラムＥの処理に移り、この処理の終了後１次の処理
に順次移行する。

パルス列処理りが終了する度に終了指令ＥＩが演算処理
ＡＲに指示されカウンタＣＴ３のカウント内容を読み取
り前回のカウント値と今回のカラント値との差分ΔＴが
演算され、更にクロック信号ＣＬＫのクロック間隔ΔＴ
（定数）との比率ΔＴ／ΔＴ０が演算され、その出力Ｄ
Ｏが補正処理ＣＲ，に入力される。

補正処理ＣＲでは、（１）式で示すパルス列処理りの出
力Ｉ、／に演算処理ＡＲの出力Ｄｏで補正する次の演算
が実行される。

以上の点につき、第２図に示す動作説明図により更に詳
細に説明する。

第２図（ロ）はタスクＡに使用されるクロック信号ＣＬ
Ｋを示し、そのクロック間隔はΔＴで一定である。これ
に対してパルス列信号ＰＬＳを処理するパルス列処理り
の処理タイミングｘ、ｙ、ｚ　（第２図（ハ））は、上
位レベルの優先処理などのためクロック信号ＣＬＫｎに
対しΔＴＤだけ遅れる。これは各クロック信号ＣＬＫの
処理タイミングごとに異なる値をとる。

従って、このままの状態でクロック信号ＣＬＫｎのクロ
ック間隔ΔＴに対してカウント数ΔＰを処理すると誤差
を生ずる。しかし、処理タイミングＸ、　Ｙ。

２間の期間に相当するカウント値ΔＴ　（第２図（ニ）
）でもって（２）式に示す補正演算を補正処理ＣＲで実
行することにより、ΔＴに対応するカウント数ΔＰが演
算されることと々りこの誤差に起因するゆらぎを生じな
い。

〈発明の効果〉 以上、実施例と共に具体的に説明したように本発明によ
れば、パルス列信号を処理するパルス列処理手段での処
理開始がクロック信号のタイミングより遅れることに起
因する誤差をより高い処理レベルに挿入されたカウンタ
のカウント値で補正することとしたので低い処理レベル
でパルス列信号を処理してもゆらぎのない安定な出力と
することができるのである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図における実施例の動作を説明するタイミング図、第３
図は従来のパルス列信号処理装置の構成な示す構成図で
ある。 ＣＬＧ・・・クロック発生器、ＰＬＳ・・・パルス列信
号、　ＣＴ−ＣＴ３・・・カウンタ、ＩＣ・・・指示計
。 （イ）カウンタＣＴ１のカラントイ直 （ニ）カウンタＣＴ３Φカウントイ直 第２図

Claims (1)

【特許請求の範囲】
1. 一定時間間隔のクロック信号により定周期で起動されて
   演算処理がなされるごとに処理が開始され次の処理が開
   始されるまでの時間に入力されたパルス列信号を前記定
   周期で計数して単位時間当りのパルス列を出力するパル
   ス列処理手段と、前記演算処理より高い処理レベルで処
   理される演算処理ステップに設けられたカウンタと、前
   記パルス列処理手段での処理の開始ごとに前記カウンタ
   に読込まれたカウント値の差分を取り前記定周期におけ
   るクロック間隔との比率を演算する演算手段と、前記パ
   ルス列処理手段の出力に対してこの比率を乗じて補正演
   算する補正手段とを具備し、前記パルス列信号に対応す
   る出力を出すパルス列信号処理装置。