JPH0314315A - フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス信号に含まれているノイズを除去するフ
ィルタに関するものである。

〔従来の技術〕

第４図は例えば回転数をパルス信号により検出する装置
のプロソク図である。回転数を検出しているノイズを含
んだパルス信号Ｐ１が入力される装置の入力端子ＴＩＮ
はアナログフィルタ４の入力端子４ａと接続されている
。アナログフィルタ４の出力端子４ｂは波形整形回路５
の入力端子５ａと接続されている。波形整形回路５の出
力端子５ｂは装置の出力端子Ｔ。Ｕ，と接続されている
。

次にこのフィルタの動作を説明する。モータ．ジェネレ
ー夕等の回転機の回転数を検出しているノイズを含んだ
パルス信号Ｐ．が入力端子Ｔ１Ｎを介してアナログフィ
ルタ４に入力されると、そのパルス信号Ｐ　＋に含んで
いるノイズがアナログフィルタ４に備えている図示しな
いリアクトル及びコンデンサにより除去される。そして
ノイズを除去したパルス信号を、波形整形回路５へ入力
する。

波形整形回路５は正弦波状の波形をパルス状の波形に変
換して有効なパルス信号Ｐ２を、装置の出力端子Ｔ。Ｕ
，へ出力することになる。

〔発明が解決しようとする課題〕

前述したようにパルス信号をアナログフィルタ４に入力
するとフィルタ回路を構戒しているリアクトル及びコン
デンサによる時定数によって、ノイズを除去したパルス
信号に位相ズレが生じ、またそのパルス信号の波形が鈍
り誤差が生じるという問題がある。

本発明は斯かる問題に鑑み、ノイズを除去したパルス信
号の位相のズレが極めて少なく、パルス信号波形が鈍る
ことがないフィルタを提供することを目的とする。

〔課題を解決するための手段〕

本発明に係るフィルタは、ＣＰＵと、そのＣＰＵでオン
，オフ制御されパルス信号が入力されるハッファゲート
と、クロック発生手段と、パルス信号及びそのパルス信
号に含まれるノイズの有無を判断する手段と、パルス信
号の１周期内で計数したクロック計数値及びバッファゲ
ートのオフ期間で計数したクロック計数値を大小比較す
る手段とを備える。

〔作用〕

クロック発生手段はクロックを発生する。パルス信号及
びノイズの有無を判断する手段は、パルス信号及びその
パルス信号に含まれているノイズの有無を判断する。パ
ルス信号１周期内におけるクロフクの計数値及びバッフ
ァゲートのオフ期間におけるクロックの計数値を大小比
較する手段は、パルス信号１周期内るクロック計数値と
バッファゲートのオフ期間におけるクロック計数値とを
大小比較する。ＣＰＬＩは、パルス信号又はノイズ有り
と判断したときバッファゲートをオフし、パルス信号ｌ
周期内のクロック計数値がバッファゲートのオフ期間の
クロノク計数値に達したときにバッファゲートをオンす
る。

これにより、フィルタが出力するパルス信号の位相ズレ
が極めて少なくなり、波形の変形も生しない。

〔実施例〕

以下本発明をその実施例を示す図面により詳述する。第
１図は本発明に係るフィルタのブロソク図である。フィ
ルタ入力端子ｔ１に入力されるパルス信号Ｐ，は、波形
整形用のハノファゲート２へ与えられる。このパフファ
ゲート２が出力するパルス信号Ｐ２はフィルタ出力端子
ｔ２及び入力端子【，に入力されるパルス信号Ｐ，の周
期を予測するためのＣＰＵ　　１の割込信号入カポー口
ａに与えられる。ＣＰＵ　　１のクロック出力ポー目ｂ
から出力されるクロックＣＬは、クｏ　７ク入カポート
ｌｃに与えられ図示しないカウンタヘ与えられる。

またゲート信号出力ボー１−１ｄから出力されるゲート
信号Ｓ６は前記ハノファゲート２のゲーｌ一端子２ａに
与えられる。

次にこのように構成したフィルタの動作を第２図及び第
３図とともに説明する。第２図はフィルタの各部の信号
のタイミングチャートであり、第３図はＣＰＵの制御内
容のフローチャートである。

フィルタ入力端子ｔ，にノイズを含んでいる例えば第２
図（ａｌに示すパルス信号Ｐ．をフィルタ入力端子１，
に入力する。先ず、回路をリセソトする（Ｓｌ）。それ
により図示しないカウンタのカウント数がクリアされ、
バックァゲート２はオンする。

続いてＣＰＬＩ　１により図示しないクロノク発生手段
が出力するクロツクのクロック周波数を選定する（Ｓ２
）。このクロノクの周波数はフィルタ入力端子１，に入
力されるパルス信号Ｐ，の周波数に、パルス信号の１周
朋を分割すべく予め定めた分割数Ｎを乗じた数値にして
いる。この分割数Ｎはパルス信号の周波数が変化しても
一定値を保持すべくＣＰＵ　１の動作速度がその変化に
対応して変化するようハードウエアにより構成されてい
る。そして図示しないカウンタに前記クロックが与えら
れるとそのカウント数ｍをカウントアンプしていくこと
になる。

ＣＰＵ　１は割込信号入力ボートｌａを見てパルス信号
及びノイズが入力されているか否かを調べる割込みの有
無を判断する（Ｓ３）。ここでパルスＰ８により割込み
有りと刊断した場合は、ｃｐｕ　　ｉは第２図（ｂｌに
示すゲート信号Ｓ６をバッファゲート２に与えてそれを
オフさせる（ｓ４）。それによりノイズＮＳＩが遮断さ
れてバッファゲート２の出力側の第２図（Ｃｌに示すパ
ルス信号Ｐ２にはノイズが生しない。続いて、カウンタ
のカウント数ｍがパルス信号の１周期の分割数Ｎと等し
いか否かを判断し（Ｓ５）、等しくない場合にはカウン
ト数ｍと分割数Ｎとを大小比較する（Ｓ６）。ここで、
カウント数ｍが分割数Ｎより大きい場合は、クロツクの
周波数ｒを１カウントダウンし（Ｓ７）、反対に分割数
Ｎより小さい場合にはクロックの周波数ｆを■カウント
アップする（Ｓ８）。それによりクロノクの周波数ｆを
再選定し（Ｓ９）、その後にカウント数ｍをクリ了し（
ＳＩＯ）、続いてバルスＰ，により割込有りと判断した
時点からカウント数ｍをカウントアンプする。そのよう
な動作を反復してフィルタ入力端子Ｌ，に入力されるパ
ルス信号Ｐ，の周波数にクロックＣ，の周波数ｆを一致
させることになる。そしてパルス信号Ｐ，の周波数とク
ロックＣＬの周波数ｒとが等しいと判断した場合は（Ｓ
５）、そのクロックの周波数ｆをそのまま再選定する（
Ｓ９）。このようにして割込有りと判断する都度バッフ
ァゲート２はオフしパルス信号Ｐ１に含まれるノイズを
除去する。

一方、ステップ（Ｓ３）において割込無しと判断した場
合、つまり割込みが生じていない期間においてはカウン
タのカウント数ｍと、分割数Ｎからバ，７ファゲート２
をオンさせるべく予め選定している期間内のカウント数
ｋを減したカウント数、つまりＮ−ｋである、バッファ
ゲート２をオフ状態にしている期間のカウント数ｎ（第
２図（ｂ）参照）との大，小及び等，不等を判断する（
Ｓｉｔ）。ここでカウント数ｍがバッファゲート２のオ
フ期間のカウント数ｎに達していれば、ＣＰＩＪ　１は
第２図（ｂ）に示すゲート信号Ｓ６をバッファゲート２
に与えて、バッファゲート２をオンさせる（Ｓ１２）。

つまり、パルス信号Ｐ１に同期してカウント数ｋをカウ
ントするまでの所定期間バッファゲート２がオンする。

したがって、第２図（ａｌ，　（ｂ）に示すようにバッ
ファゲート２がオンしている期間にノイズＮＳ２がある
場合は、そのノイズＮＳ２によるパルスｐ　ｎｓが出力
される。それによってステフプ（Ｓ３）において割込有
の判断をなし、バッファゲート２はオフとなる。そして
このときのゲート信号ＳＧの時間幅は予め選定してある
カウント数ｋ以下になる。

このようにして、パノファゲート２がオンしている期間
にノイズが存在すると、このノイズをパルス信号として
捉えるので、その直後のパルスＰＣは無視され、次の正
規のバルスＰ，によって、フィルタが出力するパルス信
号の周期の乱れが解消することになる。それ故、パルス
信号の周期の誤差はカウント数ｋ／分割数Ｎに減じるこ
とになり、その位相ズレは極めて少なくなる。またその
ような周期の誤差が生じる時点は単発的であるから、一
連のパルス信号として捉えた場合のその誤差は微々たる
ものであって、位相ズレによる誤差を極めて少なくなし
得て、パルス信号に含まれているノイズを確実に除去で
きることになる。

また、フィルタに入力されたパルス信号はバッファゲー
ト２をそのまま通って出力されるからパルス信号の波形
が変形することもない。

〔発明の効果〕

以上詳述したように本発明のフィルタは、それに入力さ
れたパルス信号及びそのパルス信号に含まれるノイズが
有りと判断すると、バッファゲートをオフし、パルス信
号の１周期内で計数したクロック計数値が、バッファゲ
ートのオフ期間で計数したクロックの計数値に達したと
きにオンさせるから、パルス信号に含まれているノイズ
を確実に除去できる。またフィルタに入力したパルス信
号はバノファゲ−１・を通り抜けるだけであるから出力
されるパルス信号の波形が変形しない。

したがって本発明によればパルス信号に含まれたノイズ
を確実に除去し得、しかも位相のズレが極めて少なく波
形歪が生じないフィルタを提供できるという優れた効果
を奏する。

【図面の簡単な説明】

第１図は本発明に係るフィルタのブロソク図、第２図は
その各部の信号のタイミングチャート、第３図はｃｐｕ
の制御内容を示すフローチャート、第４図は従来のフィ
ルタのブロソク図である。 ■・・・ＣＰＵ　　　２・・・バッファゲート　１，・
・・フィル夕入力端子 ｔ２ ・・・フィルタ出力端子 なお、 図中、 同一符号は同一、 又は相当部分を 示す。

Claims (1)

【特許請求の範囲】
1. （１）パルス信号に含まれているノイズを除去するフィ
   ルタにおいて、 ＣＰＵと、該ＣＰＵでオン、オフ制御され前記パルス信
   号が入力されるバッファゲートと、クロックを発生する
   手段と、前記パルス信号及び前記ノイズの有無を判断す
   る手段と、前記パルス信号の１周期内で前記クロックを
   計数した第１計数値及び前記バッファゲートのオフ期間
   で前記クロックを計数した第２計数値を大小比較する手
   段とを備え、前記パルス信号又はノイズ有りと判断した
   時点で前記バッファゲートをオフさせ、前記第１計数値
   が前記第２計数値に達した時点でバッファゲートをオン
   させる構成としてあることを特徴とするフィルタ。