JPH04239340A - ソフトウェア処理異常検出方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
システムの異常検出装置に関し、特に一定時間毎の時間
内処理を必要とするソフトウェア処理の異常を検出する
方法および装置に関する。

【０００２】

【従来の技術】従来、マイクロコンピュータシステムの
異常検出方法としては、例えばウォッチドグタイマを用
いてソフトウェアの暴走や異常を検出する方法がある。

【０００３】図４はウォッチドグ異常検出装置の従来例
の構成図、図５は、図４の装置の動作を示すタイミング
図である。図５中、両端に小円をつけた線分はソフトウ
ェア処理期間を表わす。図４において、ＣＰＵ　１　は
所定の周期ＴのリアルタイムクロックパルスＲＴＣ　を
入力して、１つおきの時間内処理の開始タイミングに同
期して立上り、次の時間内処理の開始タイミング同期し
て立下るデータ信号（ウォッチドグパルス）Ｗを出力す
る。このデータ信号Ｗはラッチ回路２に保持された後、
レトリガラブル単安定マルチバイブレータ（ｒｅｔｒｉ
ｇｇｅｒａｂｌｅ　ｍｏｎｏｓｔａｂｌｅ　ｍｕｌｔｉ
ｖｉｂｒａｔｏｒ、以下、マルチバイブレータと記す）
６の

【外３】 入力に入力される。データ信号Ｗは”Ｈ”，　”Ｌ”を
繰り返して

【外４】 入力をトグルする。マルチバイブレータ６のＲ／ＣＥＸ
Ｔ端子およびＣＥＸＴ端子には、タイミング容量Ｃと抵
抗Ｒで成る積分回路が外付けされている。タイミング容
量Ｃはデータ信号Ｗの立下りで放電され、放電後、直ち
に充電が再開される。したがってデータ信号Ｗの立下り
が積分回路のリセットタイミングである。積分回路の時
定数は、マイクロコンピュータの動作が正常である場合
には、タイミング容量Ｃの放電が開始する直前のリセッ
トタイミングにおける充電電圧Ｖ（Ｒ／ＣＥＸＴ端子電
圧）　が所定の検出レベルＶ０未満になるように設定さ
れ、通常は、リセットタイミングから充電電圧Ｖが検出
レベルに到達する迄の時間、すなわちタイムアウト時間
ＴｗＯＵＴ　は、　Ｒ，　Ｃ　等の誤差を考慮に入れて
　ＴｗＯＵＴ＞２Ｔ　　になるように設定される。した
がって、マイクロコンピュータの動作が正常でデータ信
号Ｗが正常に出力されている限り、充電電圧Ｖは検出レ
ベルに到達することはなく、この場合には

【外５】 出力はロウレベルになる。しかし、マイクロコンピュー
タに異常が生じ、リセットタイミングが遅れると、タイ
ミング容量Ｃの充電電圧Ｖは検出レベルＶ０に到達し、

【外６】 出力はハイレベルになる。したがって、このハイレベル
の

【外７】 出力が異常検出信号になる。

【０００４】

【発明が解決しようとする課題】図４のウォッチドグ異
常検出装置は、タイムアウト時間ＴｗＯＵＴ　を　２Ｔ
　よりも大きくとってあるので、リアルタイムクロック
周期内の時間内処理を守らなければならないソフトウェ
ア処理の異常検出装置としては必ずしも機能しないとい
う問題点がある。

【０００５】図６は、ソフトウェア処理時間がリアルタ
イムクロック周期Ｔを越えても異常が検出されない場合
の一例を示すタイミング図である。図中、太い線分で表
わされているように、リアルタイムクロック周期Ｔを越
えるソフトウェア処理があっても、その処理時間がタイ
ムアウト時間ＴｗＯＵＴ　に達しなければ、タイミング
容量Ｃの充電電圧Ｖが検出レベルに達しないので異常（
リアルタイムクロック周期内で所定の処理を終了させら
れなかったこと）を検出することができない。このよう
に、ＴｗＯＵＴ　＞２Ｔ　　に設定されることに加えて
、リアルタイムクロック周期Ｔが小さい場合には、積分
回路のタイミング容量ＣやＲの精度のばらつきによる時
定数のばらつきが相対的に大きくなって異常検出は正確
でなくなる。

【０００６】数値制御装置などにおいては、一定時間毎
の時間内処理が極めて重要であって、時間内処理が行わ
れない場合には、切削面に影響を及ぼすことがある。し
かし、最近の制御は高速化されているので、従来のウォ
ッチドグ回路のように抵抗やコンデンサで時定数を定め
る方式によって、時間内処理の異常を短い時間（数百μ
ｓ　程度）で検出することは困難になってきている。

【０００７】本発明の目的は時間内処理の異常を高速、
かつ、確実に検出することが可能なソフトウェア処理異
常検出方法と装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明のソフトウェア処
理異常検出方法は、一定時間毎の時間内処理を必要とす
る各ソフトウェア処理をリアルタイムクロックパルスの
所定の同期タイミングに同期して起動し、前記各ソフト
ウェア処理の終了を表わす終了信号を作成し、終了信号
の出力タイミングの異常を検出して前記時間内処理の異
常を判定するソフトウェア処理異常検出方法であって、
１つおきの時間内処理の終了に同期して立上り、次の時
間内処理の終了に同期して立下るパルスの列で成る終了
信号を生成し、前記リアルタイムクロックパルスの所定
の同期タイミング毎に、該同期タイミングにおける終了
信号値を保持し出力して第１の信号を作成し、前記リア
ルタイムクロックパルスの所定の同期タイミング毎に、
該同期タイミングにおける第１の信号値を保持し出力し
て第２の信号を作成し、第１の信号と第２の信号の論理
状態が相互に反転している場合には、前記時間内処理が
正常であると判定し、該論理状態が同一である場合には
前記時間内処理が異常であると判定する。

【０００９】本発明のソフトウェア処理異常検出装置は
、一定時間毎の時間内処理を必要とする各ソフトウェア
処理をリアルタイムクロックパルスの所定の同期タイミ
ングに同期して起動し、前記各ソフトウェア処理の終了
を表わす終了信号を出力する中央処理装置と、終了信号
の出力タイミングの異常を検出して前記時間内処理の異
常を判別する異常検出装置とで成るソフトウェア処理異
常検出装置であって、中央処理装置は、１つおきの時間
内処理の終了に同期して立上り、次の時間内処理の終了
に同期して立下るパルスの列で成る終了信号を出力し、
前記異常検出装置は、前記終了信号をデータ入力とし、
前記リアルタイムクロックパルスをクロック入力とする
第１のＤ−フリップフロップと、第１のＤ−フリップフ
ロップの出力をデータ入力とし、前記リアルタイムクロ
ックパルスをクロック入力とする第２のＤ−フリップフ
ロップとを有し、かつ、第１および第２のＤ−フリップ
フロップのＱ出力相互、または

【外８】 出力相互を比較し、当該Ｑ出力または当該

【外９】 出力の論理状態が相互に反転しているときには、前記時
間内処理が正常であると判定し、当該論理状態が同一で
あるときには前記時間内処理が異常であると判定する。

【００１０】

【作用】以下の記載で、リアルタイムクロックパルスの
所定の同期タイミングをリアルタイムクロックの立上り
エッジにとる。また、リアルタイムクロックパルスの所
定の同期タイミングにおける入力信号値を保持し出力す
る動作をＤ−ＦＦ型ラッチと定義する。

【００１１】先ず、本発明のソフトウェア処理異常検出
方法の作用を説明する。 （１）時間内処理が正常である場合 この場合には、各リアルタイムクロック周期（以下、ク
ロック周期と記す）内に時間内処理（以下、処理と記す
）が終了し、その直後次の処理を起動するためにリアル
タイムクロックパルス（以下、クロックパルスと記す）
が立上る。したがって、終了信号が立上り、または立下
ると、その直後のクロックパルスの立上りエッジで終了
信号値”１”　または”０”　がＤ−ＦＦ型ラッチされ
、第１の信号が生成される。したがって、第１の信号は
、クロックパルスに同期し、パルス幅　Ｔ、周期２Ｔの
パルスで成るパルス列である。

【００１２】第２の信号は、第１の信号がＤ−ＦＦ型ラ
ッチされて生成される。第２の信号は１クロックすなわ
ち時間Ｔ前の第１の信号と同一である。第１の信号の周
期は２Ｔであるから、第１の信号と第２の信号の位相は
　１８０度ずれる。その結果、第１の信号と第２の信号
の論理状態は相互に反転する。したがって、第１の信号
と第２の信号の論理状態が相互に反転している場合には
、時間内処理は正常であると判定することができる。 （２）時間内処理に異常がある場合 この場合には、あるクロック周期（第ｎクロック周期と
する）内で時間内処理を完了すべき処理（以下、処理ｎ
と記す）が次の第　ｎ＋１　クロック周期内で終了する
。したがって処理ｎの終了を示す終了信号の立上りエッ
ジ、または立下りエッジは第　ｎ＋１　クロックの立上
りエッジの後になる。その結果、第　ｎ＋１　クロック
の立上りエッジで本来ならば（正常ならば）Ｄ−ＦＦ型
ラッチされるべき終了信号値がＤ−ＦＦ型ラッチされず
、第ｎクロックの立上りエッジでＤ−ＦＦ型ラッチされ
た終了信号値が再びＤ−ＦＦ型ラッチされる。そのため
、第１の信号の、本来ならば”Ｈ”，”Ｌ”，　”Ｈ”
　になるべき部分が”Ｈ”，　”Ｈ”，　”Ｈ”　にな
り、または本来ならば”Ｌ”，　”Ｈ”，　”Ｌ”　に
なるべき部分が”Ｌ”，　”Ｌ”，　”Ｌ”　になって
、　３Ｔ　の期間、同一の論理状態になる。前記したよ
うに第２の信号は、第１の信号の、１クロック周期Ｔだ
け以前の信号と同じであるから、第１の信号が同一論理
状態になる３Ｔの期間のうち、３Ｔ−Ｔ　＝２Ｔ　　の
期間は、第１の信号と第２の信号の論理状態が同一にな
る。このことから逆に第１の信号と第２の信号の論理状
態が同一になれば、時間内処理に異常があると判定する
ことができる。

【００１３】次に本発明のソフトウェア処理異常検出装
置の作用を説明する。

【００１４】ソフトウェア処理異常検出装置は、終了信
号を中央処理装置が生成し、第１、第２の信号を作成す
るためのＤ−ＦＦ型ラッチ動作を、第１、第２のＤ−フ
リップフロップ（以下、Ｄ−ＦＦと記す）が行うように
したものである。したがって作用は、ソフトウェア処理
異常検出方法と同じである。

【００１５】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１６】図１は本発明のソフトウェア処理異常検出
方法および装置の第１の実施例のブロック図である。

【００１７】本実施例のソフトウェア処理異常検出装置
はＣＰＵ　１、ラッチ回路２、Ｄ−ＦＦ３、Ｄ−ＦＦ４
、排他論理和回路５によって構成されている。

【００１８】ＣＰＵ　１　はリアルタイムクロックパル
スＲＴＣ　を入力し、クロックパルスの立上りエッジに
同期して処理を開始し、クロック周期内に終了すべき処
理をクロック周期Ｔ毎に行うようにプログラミングされ
ている。ＣＰＵ　１　はさらに終了信号Ｆを出力する。 この終了信号は１クロック周期おきに、処理の終了に同
期して立上り次のクロック周期内の時間内処理の終了に
同期して立下る。 Ｄ−ＦＦ　３はクロック入力端子にクロックパルスＲＴ
Ｃ　を入力し、ラッチ回路２から出力される終了信号Ｆ
をＤ入力端子に入力する。Ｄ−ＦＦ　４はクロック入力
端子にクロックパルスＲＴＣ　を入力し、Ｄ入力端子に
Ｄ−ＦＦ　３のＱ出力を入力する。排他論理和回路５は
Ｄ−ＦＦ　３、Ｄ−ＦＦ４のＱ出力を入力して異常検出
信号Ｕを出力する。

【００１９】次に本実施例の動作を説明する。

【００２０】図２は本実施例の動作を示めすタイミング
図である。

【００２１】本実施例は、期間Ｐｎ−１，　Ｐｎ，　Ｐ
ｎ＋１で時間内処理すべき処理が正常に行われている場
合である。したがって、これらの期間の終了信号Ｆをク
ロックパルスＲＴＣ　の立上りエッジのタイミングでＤ
−ＦＦ型ラッチ（以下、ラッチと記す）して生成した信
号Ｑ３（Ｄ−ＦＦ　３のＱ出力）と、信号Ｑ３をクロッ
クパルスＲＴＣ　の立上りエッジのタイミングでさらに
ラッチして生成した信号Ｑ４（Ｄ−ＦＦ４のＱ出力）は
論理状態が相互に反転する。その結果、排他論理和回路
５が出力する異常検出信号Ｕはハイレベルになり、ソフ
トウェア処理が正常であると判定される。

【００２２】期間Ｐｎ＋２において、太い線で画かれた
処理　ｎ＋２　に異常が生じて処理時間が期間Ｐｎ＋３
迄ずれ込む場合には、処理　ｎ＋３　の開始時刻がクロ
ックパルス　ｎ＋３　の立上りエッジに同期せず、さら
に、期間Ｐｎ＋３の終了信号Ｆｎ＋３の立上りエッジが
クロックパルス　ｎ＋３　の立上りエッジよりも遅れる
。その結果、この期間の終了信号Ｆｎ＋３はクロックパ
ルス　ｎ＋３　の立上りエッジでラッチされず、そのた
め、期間Ｐｎ＋２，　Ｐｎ＋３，　Ｐｎ＋４にわたる３
Ｔの期間、信号Ｑ３は”０”　になる。その結果、期間
Ｐｎ＋３，Ｐｎ＋４にわたる２Ｔの期間、信号Ｑ３，　
Ｑ４はいずれもロウレベルになり、したがって、排他論
理和回路５はロウレベルの異常検出信号Ｕを出力する。 このように、異常検出信号Ｕがロウレベルになると、ソ
フトウェア処理に異常が生じたと判定され、この異常検
出信号Ｕを割込み信号としてＣＰＵ　１　にソフトウェ
ア処理異常に対する割込み処理を要求する。

【００２３】本実施例では、Ｄ−ＦＦ　３，Ｄ−ＦＦ　
４のＱ出力を用いて異常検出信号Ｕを作成したが、Ｄ−
ＦＦ　３，Ｄ−ＦＦ　４の

【外１０】 出力を用いても同様な結果が得られいる。

【００２４】また、図２の異常検出信号Ｕ中、ＵＰ　と
記された、多数のクロック周期にわたる異常は、ＣＰＵ
　の動作異常と解釈される。

【００２５】図３は本発明の第２の実施例のブロック図
である。本実施例の異常検出装置は、図４の従来型の異
常検出装置と本発明のソフトウェア処理異常検出装置と
を組合わせ、従来型の異常検出装置によってＣＰＵ１の
　動作異常を検出し、本発明の装置によってリアルタイ
ムクロック周期内の時間内処理異常を検出することがで
きる。論理和回路８は、システム異常と時間内処理異常
との論理和を作成して異常信号として出力する。インバ
ータ７は、図４の装置の異常検出信号の論理レベルと、
本発明の装置の異常検出信号の論理レベルを一致させる
ためのものである。

【００３４】

【発明の効果】以上説明したように本発明は、一定周期
のリアルタイムクロックパルスに基いた時間内処理を行
うシステムにおいて、時間内処理が正常に実行されてい
る場合には、論理状態が相互に反転し、時間内処理に異
常が生じている場合には論理状態が同一になる２つの信
号を作成し、これらを比較することにより、ソフトウェ
ア処理の異常を高速、かつ、高い確実性で検出すること
ができる効果がある。

【図面の簡単な説明】

【図１】本発明のソフトウェア処理異常検出方法と装置
の第１の実施例のブロック図である。

【図２】図１の実施例の動作を示めすタイミング図であ
る。

【図３】本発明の第２の実施例のブロック図である。

【図４】ウォッチドグ異常検出装置の従来例の構成図で
ある。

【図５】図４の装置の動作を示めすタイミング図である
。

【図６】ソフトウェア処理時間がリアルタイムクロック
周期を越えても異常が検出されない場合の一例を示めす
タイミングである。

【符号の説明】

１　　　　　　ＣＰＵ　 ２　　　　　　ラッチ ３，　４　　　Ｄ−ＦＦ ５　　　　　　排他論理和回路 ６　　　　　　レトリガラブル単安定マルチバイブレー
タ７　　　　　　インバータ ８　　　　　　論理和回路 ＲＴＣ　　　　リアルタイムクロックパルスＦ　　　　
　　終了信号 Ｕ，　ＵＰ　　異常検出信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　一定時間毎の時間内処理を必要とする
   各ソフトウェア処理をリアルタイムクロックパルスの所
   定の同期タイミングに同期して起動し、前記各ソフトウ
   ェア処理の終了を表わす終了信号を作成し、終了信号の
   出力タイミングの異常を検出して前記時間内処理の異常
   を判定するソフトウェア処理異常検出方法において、１
   つおきの時間内処理の終了に同期して立上り、次の時間
   内処理の終了に同期して立下るパルスの列で成る終了信
   号を生成し、前記リアルタイムクロックパルスの所定の
   同期タイミング毎に、該同期タイミングにおける終了信
   号値を保持し出力して第１の信号を作成し、前記リアル
   タイムクロックパルスの所定の同期タイミング毎に、該
   同期タイミングにおける第１の信号値を保持し出力して
   第２の信号を作成し、第１の信号と第２の信号の論理状
   態が相互に反転している場合には、前記時間内処理が正
   常であると判定し、該論理状態が同一である場合には前
   記時間内処理が異常であると判定することを特徴とする
   ソフトウェア処理異常検出方法。
2. 【請求項２】　　一定時間毎の時間内処理を必要とする
   各ソフトウェア処理をリアルタイムクロックパルスの所
   定の同期タイミングに同期して起動し、前記各ソフトウ
   ェア処理の終了を表わす終了信号を出力する中央処理装
   置と、終了信号の出力タイミングの異常を検出して前記
   時間内処理の異常を判別する異常検出装置とで成るソフ
   トウェア処理異常検出装置において、中央処理装置は、
   １つおきの時間内処理の終了に同期して立上り、次の時
   間内処理の終了に同期して立下るパルスの列で成る終了
   信号を出力し、前記異常検出装置は、前記終了信号をデ
   ータ入力とし、前記リアルタイムクロックパルスをクロ
   ック入力とする第１のＤ−フリップフロップと、第１の
   Ｄ−フリップフロップの出力をデータ入力とし、前記リ
   アルタイムクロックパルスをクロック入力とする第２の
   Ｄ−フリップフロップとを有し、かつ、第１および第２
   のＤ−フリップフロップのＱ出力相互、または 【外１】 出力相互を比較し、当該Ｑ出力または当該【外２】 出力の論理状態が相互に反転しているときには、前記時
   間内処理が正常であると判定し、当該論理状態が同一で
   あるときには前記時間内処理が異常であると判定するこ
   とを特徴とするソフトウェア処理異常検出装置。