JPH07234742A - クロックパルス監視装置 - Google Patents
クロックパルス監視装置Info
- Publication number
- JPH07234742A JPH07234742A JP2537794A JP2537794A JPH07234742A JP H07234742 A JPH07234742 A JP H07234742A JP 2537794 A JP2537794 A JP 2537794A JP 2537794 A JP2537794 A JP 2537794A JP H07234742 A JPH07234742 A JP H07234742A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- clock pulse
- time
- edge detection
- abnormality
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 クロックパルスの周波数及びデューティー比
異常を確実に検出する。 【構成】 エッジ検出部１０でクロックパルスＣＫの立
上り及び立下りエッジを検出したエッジ検出信号ＳＥを
リセット信号としてアナログタイマー２１を起動し、ア
ナログタイマー２１のカウント時間に応じた出力電圧Ｖ
1 が予め設定した基準電圧Ｖａ1 より大きくなったとき
二次クロックパルス発生回路２２から二次クロックパル
スＳＣＫを“ＨＩＧＨ”として出力し、二次クロックエ
ッジ検出回路３１で二次クロックパルスＳＣＫの立下り
エッジを検出したエッジ検出信号Ｅｓｃをリセット信号
としてアナログタイマー３２を起動し、アナログタイマ
ー３２のカウント時間に応じた出力電圧Ｖ2 が予め設定
した基準電圧Ｖａ2 より大きくなったとき異常検出回路
３３において、クロックパルスＣＫのパルス異常として
異常検出信号Ｓｅｒを“ＨＩＧＨ”として出力する。
異常を確実に検出する。 【構成】 エッジ検出部１０でクロックパルスＣＫの立
上り及び立下りエッジを検出したエッジ検出信号ＳＥを
リセット信号としてアナログタイマー２１を起動し、ア
ナログタイマー２１のカウント時間に応じた出力電圧Ｖ
1 が予め設定した基準電圧Ｖａ1 より大きくなったとき
二次クロックパルス発生回路２２から二次クロックパル
スＳＣＫを“ＨＩＧＨ”として出力し、二次クロックエ
ッジ検出回路３１で二次クロックパルスＳＣＫの立下り
エッジを検出したエッジ検出信号Ｅｓｃをリセット信号
としてアナログタイマー３２を起動し、アナログタイマ
ー３２のカウント時間に応じた出力電圧Ｖ2 が予め設定
した基準電圧Ｖａ2 より大きくなったとき異常検出回路
３３において、クロックパルスＣＫのパルス異常として
異常検出信号Ｓｅｒを“ＨＩＧＨ”として出力する。
Description
【０００１】
【産業上の利用分野】本発明は、クロックパルスの監視
を行って周波数異常等を検出するクロックパルス監視装
置の改良に関するものである。
を行って周波数異常等を検出するクロックパルス監視装
置の改良に関するものである。
【０００２】
【従来の技術】従来、クロックパルスの周波数異常等を
検出するクロックパルス監視装置においては、入力され
るクロックパルスの立ち上がりエッジ又は立ち下がりエ
ッジを検出してエッジ検出パルスとして出力し、このエ
ッジ検出パルスをリセット信号としてアナログタイマー
をリセットし、予めクロックパルスのパルス幅に応じて
アナログタイマーのオーバーフロー時間を設定してお
き、アナログタイマーがオーバーフローするか否かによ
って異常検出を行っている。
検出するクロックパルス監視装置においては、入力され
るクロックパルスの立ち上がりエッジ又は立ち下がりエ
ッジを検出してエッジ検出パルスとして出力し、このエ
ッジ検出パルスをリセット信号としてアナログタイマー
をリセットし、予めクロックパルスのパルス幅に応じて
アナログタイマーのオーバーフロー時間を設定してお
き、アナログタイマーがオーバーフローするか否かによ
って異常検出を行っている。
【０００３】そして、アナログタイマーでは、予め設定
したアナログタイマーのオーバーフロー時間以内にエッ
ジ検出パルスが入力された場合にはクロックパルスは正
常であるものと判定し、オーバーフロー時間以内にエッ
ジ検出パルスが入力されない場合にはクロックパルスは
異常であるものと判定するようになされており、主に、
クロック周波数の周波数低下の検出に用いられている。
したアナログタイマーのオーバーフロー時間以内にエッ
ジ検出パルスが入力された場合にはクロックパルスは正
常であるものと判定し、オーバーフロー時間以内にエッ
ジ検出パルスが入力されない場合にはクロックパルスは
異常であるものと判定するようになされており、主に、
クロック周波数の周波数低下の検出に用いられている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のクロックパルス監視装置においては、オーバーフロ
ー時間以内にエッジ検出パルスが入力された場合には、
正常であると判定しているため、例えば、オーバーフロ
ー時間以内にエッジ検出パルスが入力され、そのオーバ
ーフロー時間以内に再度エッジ検出パルスが入力された
場合には、本来ならば、パルス周期が短くなっているの
で、パルス異常であるにもかかわらず、クロックパルス
は正常であると判定してしまい、クロックパルスの周波
数の上昇を検出することができないという未解決の課題
がある。
来のクロックパルス監視装置においては、オーバーフロ
ー時間以内にエッジ検出パルスが入力された場合には、
正常であると判定しているため、例えば、オーバーフロ
ー時間以内にエッジ検出パルスが入力され、そのオーバ
ーフロー時間以内に再度エッジ検出パルスが入力された
場合には、本来ならば、パルス周期が短くなっているの
で、パルス異常であるにもかかわらず、クロックパルス
は正常であると判定してしまい、クロックパルスの周波
数の上昇を検出することができないという未解決の課題
がある。
【０００５】また、オーバーフロー時間以内にエッジ検
出パルスが入力されたか否かのみを監視しているので、
クロックパルスのデューティー比の異常を検出すること
ができないという未解決の課題もある。そこで、この発
明は、上記従来の未解決の課題に着目してなされたもの
であり、クロックパルスの周波数の上昇、低下及びデュ
ーティー比の異常を検出することのできるクロックパル
ス監視装置を提供することを目的としている。
出パルスが入力されたか否かのみを監視しているので、
クロックパルスのデューティー比の異常を検出すること
ができないという未解決の課題もある。そこで、この発
明は、上記従来の未解決の課題に着目してなされたもの
であり、クロックパルスの周波数の上昇、低下及びデュ
ーティー比の異常を検出することのできるクロックパル
ス監視装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係わるクロックパルス監視装置において
は、入力されるクロックパルスのエッジを検出しこのエ
ッジ検出パルスを監視することによって前記クロックパ
ルスのパルス異常を検出するクロックパルス監視装置に
おいて、前記クロックパルスの立ち上がりエッジ及び立
ち下がりエッジを検出しエッジ検出パルスを出力するエ
ッジ検出手段と、該エッジ検出手段のエッジ検出パルス
のパルス幅に応じた二次クロックパルスを形成する二次
クロックパルス形成手段と、前記二次クロックパルスの
パルス幅が予め設定した基準パルス幅を越えたとき前記
クロックパルスのパルス異常として異常信号を出力する
異常検出手段とを備えることを特徴としている。
に、本発明に係わるクロックパルス監視装置において
は、入力されるクロックパルスのエッジを検出しこのエ
ッジ検出パルスを監視することによって前記クロックパ
ルスのパルス異常を検出するクロックパルス監視装置に
おいて、前記クロックパルスの立ち上がりエッジ及び立
ち下がりエッジを検出しエッジ検出パルスを出力するエ
ッジ検出手段と、該エッジ検出手段のエッジ検出パルス
のパルス幅に応じた二次クロックパルスを形成する二次
クロックパルス形成手段と、前記二次クロックパルスの
パルス幅が予め設定した基準パルス幅を越えたとき前記
クロックパルスのパルス異常として異常信号を出力する
異常検出手段とを備えることを特徴としている。
【０００７】
【作用】入力されるクロックパルスの立ち上がりエッジ
及び立ち下がりエッジをエッジ検出手段によって検出
し、これをエッジ検出パルスとして出力し、このエッジ
検出パルスをもとに二次クロックパルス形成手段によっ
てエッジ検出パルスのパルス幅に応じた二次クロックパ
ルスを形成し、この二次クロックパルスをもとに異常検
出手段において、二次クロックパルスのパルス幅が予め
設定した基準パルス幅を越えているか否かを判定し、二
次クロックパルスのパルス幅が予め設定した基準パルス
幅を越えたとき、クロックパルスのパルス異常と判定し
て異常信号を出力する。
及び立ち下がりエッジをエッジ検出手段によって検出
し、これをエッジ検出パルスとして出力し、このエッジ
検出パルスをもとに二次クロックパルス形成手段によっ
てエッジ検出パルスのパルス幅に応じた二次クロックパ
ルスを形成し、この二次クロックパルスをもとに異常検
出手段において、二次クロックパルスのパルス幅が予め
設定した基準パルス幅を越えているか否かを判定し、二
次クロックパルスのパルス幅が予め設定した基準パルス
幅を越えたとき、クロックパルスのパルス異常と判定し
て異常信号を出力する。
【０００８】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は本発明の一実施例を示したものであっ
て、クロックパルス監視装置の概略構成図である。図１
において、クロックパルス監視装置１は、エッジ検出手
段としてのエッジ検出部１０と、二次クロックパルス形
成手段としての二次クロックパルス発生部２０と、異常
検出手段としての異常検出部３０とから構成され、情報
処理装置１００において生成したクロックパルスＣＫを
もとに、エッジ検出部１０においてクロックパルスＣＫ
の立ち上がり及び立ち下がりエッジを検出してエッジ検
出パルスＳＥを形成し、このエッジ検出パルスＳＥをも
とに二次クロックパルス発生部２０で二次クロックパル
スＳＣＫを生成し、生成した二次クロックパルスＳＣＫ
をもとに異常検出部３０において、異常検出を行う。
明する。図１は本発明の一実施例を示したものであっ
て、クロックパルス監視装置の概略構成図である。図１
において、クロックパルス監視装置１は、エッジ検出手
段としてのエッジ検出部１０と、二次クロックパルス形
成手段としての二次クロックパルス発生部２０と、異常
検出手段としての異常検出部３０とから構成され、情報
処理装置１００において生成したクロックパルスＣＫを
もとに、エッジ検出部１０においてクロックパルスＣＫ
の立ち上がり及び立ち下がりエッジを検出してエッジ検
出パルスＳＥを形成し、このエッジ検出パルスＳＥをも
とに二次クロックパルス発生部２０で二次クロックパル
スＳＣＫを生成し、生成した二次クロックパルスＳＣＫ
をもとに異常検出部３０において、異常検出を行う。
【０００９】エッジ検出部１０は、立ち上がりエッジ検
出回路１１と立ち下がりエッジ検出回路１２とＯＲ回路
１３とから構成され、立ち上がりエッジ検出回路１１及
び立ち下がりエッジ検出回路１２は、例えば、微分回路
で構成され、立ち上がりエッジ検出回路１１は、クロッ
クパルスＣＫの立ち上がりエッジを検出し、クロックパ
ルスＣＫの立ち上がりエッジを検出したとき立ち上がり
エッジ検出パルスＥｕを出力する。また、立ち下がりエ
ッジ検出回路１２は、クロックパルスＣＫの立ち下がり
エッジを検出し、立ち下がりエッジを検出したとき立ち
下がりエッジ検出パルスＥｄを出力する。
出回路１１と立ち下がりエッジ検出回路１２とＯＲ回路
１３とから構成され、立ち上がりエッジ検出回路１１及
び立ち下がりエッジ検出回路１２は、例えば、微分回路
で構成され、立ち上がりエッジ検出回路１１は、クロッ
クパルスＣＫの立ち上がりエッジを検出し、クロックパ
ルスＣＫの立ち上がりエッジを検出したとき立ち上がり
エッジ検出パルスＥｕを出力する。また、立ち下がりエ
ッジ検出回路１２は、クロックパルスＣＫの立ち下がり
エッジを検出し、立ち下がりエッジを検出したとき立ち
下がりエッジ検出パルスＥｄを出力する。
【００１０】そして、ＯＲ回路１３は、立ち上がりエッ
ジ検出回路１１の立ち上がりエッジ検出パルスＥｕと、
立ち下がりエッジ検出回路１２の立ち下がりエッジ検出
パルスＥｄとを入力し、これらの論理和を求めこれをエ
ッジ検出パルスＳＥとして二次クロックパルス発生部２
０に出力する。二次クロックパルス発生部２０は、アナ
ログタイマー２１と、二次クロック発生回路２２とから
構成され、アナログタイマー２１は、ＯＲ回路１３から
エッジ検出パルスＳＥをリセット信号として作動し、カ
ウント時間に応じた出力電圧Ｖ 1 を二次クロック発生回
路２２に出力する。
ジ検出回路１１の立ち上がりエッジ検出パルスＥｕと、
立ち下がりエッジ検出回路１２の立ち下がりエッジ検出
パルスＥｄとを入力し、これらの論理和を求めこれをエ
ッジ検出パルスＳＥとして二次クロックパルス発生部２
０に出力する。二次クロックパルス発生部２０は、アナ
ログタイマー２１と、二次クロック発生回路２２とから
構成され、アナログタイマー２１は、ＯＲ回路１３から
エッジ検出パルスＳＥをリセット信号として作動し、カ
ウント時間に応じた出力電圧Ｖ 1 を二次クロック発生回
路２２に出力する。
【００１１】二次クロック発生回路２２は、例えば、シ
ュミット・トリガ回路等で構成され、アナログタイマー
２１からの出力電圧Ｖ1 が、予め設定したアナログタイ
マー２１のオーバーフロー時間Ｔαに応じて設定される
基準電圧Ｖａ1 より大きいとき、二次クロックパルスＳ
ＣＫを“ＨＩＧＨ”として異常検出部３０に出力する。
ュミット・トリガ回路等で構成され、アナログタイマー
２１からの出力電圧Ｖ1 が、予め設定したアナログタイ
マー２１のオーバーフロー時間Ｔαに応じて設定される
基準電圧Ｖａ1 より大きいとき、二次クロックパルスＳ
ＣＫを“ＨＩＧＨ”として異常検出部３０に出力する。
【００１２】ここで、アナログタイマー２１のオーバー
フロー時間Ｔαは、クロックパルスＣＫの正常時の周期
をＴとすると、Ｔα≦Ｔ／２を満たす値とする。異常検
出部３０は、二次クロックエッジ検出回路３１とアナロ
グタイマー３２と異常検出回路３３とから構成され、二
次クロックエッジ検出回路３１は、二次クロック発生回
路２２からの二次クロックパルスＳＣＫの、例えば、立
ち下がりエッジを検出し、これを二次クロックエッジ検
出パルスＥｓｃとしてアナログタイマー３２に出力す
る。
フロー時間Ｔαは、クロックパルスＣＫの正常時の周期
をＴとすると、Ｔα≦Ｔ／２を満たす値とする。異常検
出部３０は、二次クロックエッジ検出回路３１とアナロ
グタイマー３２と異常検出回路３３とから構成され、二
次クロックエッジ検出回路３１は、二次クロック発生回
路２２からの二次クロックパルスＳＣＫの、例えば、立
ち下がりエッジを検出し、これを二次クロックエッジ検
出パルスＥｓｃとしてアナログタイマー３２に出力す
る。
【００１３】アナログタイマー３２は、入力した二次ク
ロックエッジ検出パルスＥｓｃをリセット信号として作
動し、カウント時間に応じた出力電圧Ｖ2 を異常検出回
路３３に出力する。異常検出回路３３は、例えば、シュ
ミット・トリガ回路等によって構成され、入力した出力
電圧Ｖ2 が、予め設定したアナログタイマー３２のオー
バーフロー時間Ｔβに応じて設定される基準電圧Ｖａ2
より大きいとき、クロックパルスＣＫのパルス異常であ
るとして異常検出信号Ｓｅｒを“ＨＩＧＨ”として、情
報処理装置１００に出力する。
ロックエッジ検出パルスＥｓｃをリセット信号として作
動し、カウント時間に応じた出力電圧Ｖ2 を異常検出回
路３３に出力する。異常検出回路３３は、例えば、シュ
ミット・トリガ回路等によって構成され、入力した出力
電圧Ｖ2 が、予め設定したアナログタイマー３２のオー
バーフロー時間Ｔβに応じて設定される基準電圧Ｖａ2
より大きいとき、クロックパルスＣＫのパルス異常であ
るとして異常検出信号Ｓｅｒを“ＨＩＧＨ”として、情
報処理装置１００に出力する。
【００１４】ここで、アナログタイマー３２のオーバー
フロー時間Ｔβが基準パルス幅に対応し、このオーバー
フロー時間Ｔβは、クロックパルスＣＫの正常時の周期
をＴとすると、（Ｔ／２）＜Ｔβ＜Ｔを満たす値とす
る。次に、上記実施例の動作を、図２に示すタイミング
チャートに基づいて説明する。
フロー時間Ｔβが基準パルス幅に対応し、このオーバー
フロー時間Ｔβは、クロックパルスＣＫの正常時の周期
をＴとすると、（Ｔ／２）＜Ｔβ＜Ｔを満たす値とす
る。次に、上記実施例の動作を、図２に示すタイミング
チャートに基づいて説明する。
【００１５】ここで、図２において、（ａ）はクロック
パルスＣＫ、（ｂ）は立ち上がりエッジ検出パルスＥ
ｕ、（ｃ）は立ち下がりエッジ検出パルスＥｄ、（ｄ）
はエッジ検出パルスＳＥ、（ｅ）はアナログタイマー２
１の出力電圧Ｖ1 、（ｆ）は二次クロックパルスＳＣ
Ｋ、（ｇ）は二次クロックエッジ検出パルスＥｓｃ、
（ｈ）はアナログタイマー３２の出力電圧Ｖ2 、（ｉ）
は異常検出信号Ｓｅｒを表す。
パルスＣＫ、（ｂ）は立ち上がりエッジ検出パルスＥ
ｕ、（ｃ）は立ち下がりエッジ検出パルスＥｄ、（ｄ）
はエッジ検出パルスＳＥ、（ｅ）はアナログタイマー２
１の出力電圧Ｖ1 、（ｆ）は二次クロックパルスＳＣ
Ｋ、（ｇ）は二次クロックエッジ検出パルスＥｓｃ、
（ｈ）はアナログタイマー３２の出力電圧Ｖ2 、（ｉ）
は異常検出信号Ｓｅｒを表す。
【００１６】今、情報処理装置１００において、周期
Ｔ、デューティー比が“１”のクロックパルスＣＫを発
生させているものとし、そのパルス幅をＴｗとする。ク
ロックパルス監視装置１では、入力されるクロックパル
スＣＫの周期がＴであることから、アナログタイマー２
１のオーバーフロー時間ＴαをＴα≦Ｔ／２を満たすよ
うに設定し、同様に、アナログタイマー３２のオーバー
フロー時間Ｔβを（Ｔ／２）＜Ｔβ＜Ｔを満たすように
設定する。これによって、二次クロック発生回路２２で
は、基準電圧Ｖａ1 がオーバーフロー時間Ｔαに応じて
設定され、同様に、異常検出回路３３では、基準電圧Ｖ
ａ2 がオーバーフロー時間Ｔβに応じて設定される。
Ｔ、デューティー比が“１”のクロックパルスＣＫを発
生させているものとし、そのパルス幅をＴｗとする。ク
ロックパルス監視装置１では、入力されるクロックパル
スＣＫの周期がＴであることから、アナログタイマー２
１のオーバーフロー時間ＴαをＴα≦Ｔ／２を満たすよ
うに設定し、同様に、アナログタイマー３２のオーバー
フロー時間Ｔβを（Ｔ／２）＜Ｔβ＜Ｔを満たすように
設定する。これによって、二次クロック発生回路２２で
は、基準電圧Ｖａ1 がオーバーフロー時間Ｔαに応じて
設定され、同様に、異常検出回路３３では、基準電圧Ｖ
ａ2 がオーバーフロー時間Ｔβに応じて設定される。
【００１７】この場合、例えば、オーバーフロー時間Ｔ
αはＴα＝Ｔ／４、オーバーフロー時間ＴβはＴβ＝３
Ｔ／４に設定したものとする。そして、今、クロックパ
ルスＣＫが正常状態であり、周期Ｔ、デューティー比
“１”、パルス幅Ｔｗで入力されているものとすると、
時点ｔ１でクロックパルスＣＫが“ＬＯＷ”から“ＨＩ
ＧＨ”になると（図２（ａ））、立ち上がりエッジ検出
回路１１でこのクロックパルスＣＫの立ち上がりエッジ
を検出して立ち上がりエッジ検出パルスＥｕを出力し
（図２（ｂ））、これによって、ＯＲ回路１３からエッ
ジ検出パルスＳＥが出力され（図２（ｄ））、アナログ
タイマー２１がエッジ検出パルスＳＥによってリセット
される。
αはＴα＝Ｔ／４、オーバーフロー時間ＴβはＴβ＝３
Ｔ／４に設定したものとする。そして、今、クロックパ
ルスＣＫが正常状態であり、周期Ｔ、デューティー比
“１”、パルス幅Ｔｗで入力されているものとすると、
時点ｔ１でクロックパルスＣＫが“ＬＯＷ”から“ＨＩ
ＧＨ”になると（図２（ａ））、立ち上がりエッジ検出
回路１１でこのクロックパルスＣＫの立ち上がりエッジ
を検出して立ち上がりエッジ検出パルスＥｕを出力し
（図２（ｂ））、これによって、ＯＲ回路１３からエッ
ジ検出パルスＳＥが出力され（図２（ｄ））、アナログ
タイマー２１がエッジ検出パルスＳＥによってリセット
される。
【００１８】このとき、アナログタイマー２１の出力電
圧Ｖ1 が、Ｖ1 ＜Ｖａ1 であることから（図２
（ｅ））、二次クロック発生回路２２からの二次クロッ
クパルスＳＣＫは“ＬＯＷ”となり（図２（ｆ））、二
次クロックエッジ検出回路３１で二次クロックパルスＳ
ＣＫの立ち下がりエッジを検出して二次クロックエッジ
検出パルスＥｓｃを出力し（図２（ｇ））、よって、ア
ナログタイマー３２がリセットされる。
圧Ｖ1 が、Ｖ1 ＜Ｖａ1 であることから（図２
（ｅ））、二次クロック発生回路２２からの二次クロッ
クパルスＳＣＫは“ＬＯＷ”となり（図２（ｆ））、二
次クロックエッジ検出回路３１で二次クロックパルスＳ
ＣＫの立ち下がりエッジを検出して二次クロックエッジ
検出パルスＥｓｃを出力し（図２（ｇ））、よって、ア
ナログタイマー３２がリセットされる。
【００１９】そして、時点ｔ１からアナログタイマー２
１のオーバーフロー時間Ｔα（＝Ｔ／４）が経過した時
点ｔ２から、アナログタイマー２１の出力電圧Ｖ1 が、
Ｖａ 1 ＜Ｖ1 となるので、二次クロック発生回路２２で
は二次クロックパルスＳＣＫを“ＨＩＧＨ”とする。こ
のとき、アナログタイマー３２のオーバーフロー時間Ｔ
β＝３Ｔ／４であるので、アナログタイマー３２はオー
バーフローしない。
１のオーバーフロー時間Ｔα（＝Ｔ／４）が経過した時
点ｔ２から、アナログタイマー２１の出力電圧Ｖ1 が、
Ｖａ 1 ＜Ｖ1 となるので、二次クロック発生回路２２で
は二次クロックパルスＳＣＫを“ＨＩＧＨ”とする。こ
のとき、アナログタイマー３２のオーバーフロー時間Ｔ
β＝３Ｔ／４であるので、アナログタイマー３２はオー
バーフローしない。
【００２０】そして、時点ｔ１からクロックパルスＣＫ
のパルス幅Ｔｗが経過した時点ｔ３でクロックパルスＣ
Ｋが“ＬＯＷ”に変化すると、立ち下がりエッジ検出回
路１２でこれを検出して、立ち下がりエッジ検出パルス
Ｅｄを出力し、よって、ＯＲ回路１３からエッジ検出パ
ルスＳＥが出力される。これによって、アナログタイマ
ー２１がリセットされ、その出力電圧Ｖ1 が、Ｖ1 ＜Ｖ
ａ1 となるので、二次クロック発生回路２２では二次ク
ロックパルスＳＣＫを“ＬＯＷ”とし、二次クロックエ
ッジ検出回路３１で二次クロックパルスＳＣＫの立ち下
がりエッジを検出して二次クロックエッジ検出パルスＥ
ｓｃを出力するので、アナログタイマー３２がリセット
される。
のパルス幅Ｔｗが経過した時点ｔ３でクロックパルスＣ
Ｋが“ＬＯＷ”に変化すると、立ち下がりエッジ検出回
路１２でこれを検出して、立ち下がりエッジ検出パルス
Ｅｄを出力し、よって、ＯＲ回路１３からエッジ検出パ
ルスＳＥが出力される。これによって、アナログタイマ
ー２１がリセットされ、その出力電圧Ｖ1 が、Ｖ1 ＜Ｖ
ａ1 となるので、二次クロック発生回路２２では二次ク
ロックパルスＳＣＫを“ＬＯＷ”とし、二次クロックエ
ッジ検出回路３１で二次クロックパルスＳＣＫの立ち下
がりエッジを検出して二次クロックエッジ検出パルスＥ
ｓｃを出力するので、アナログタイマー３２がリセット
される。
【００２１】次いで、時点ｔ３からアナログタイマー２
１のオーバーフロー時間Ｔαが経過した時点ｔ４から出
力電圧Ｖ1 がＶａ1 ＜Ｖ1 となるので、二次クロック発
生回路２２では、二次クロックパルスＳＣＫを“ＨＩＧ
Ｈ”とする。そして、時点ｔ３からパルス幅Ｔｗが経過
した時点ｔ５でクロックパルスＣＫが“ＨＩＧＨ”とな
ると、立ち上がりエッジ検出回路１１から立ち上がりエ
ッジ検出パルスＥｕが出力され、よって、ＯＲ回路１３
からエッジ検出パルスＳＥが出力されるので、アナログ
タイマー２１がリセットされる。よって、二次クロック
パルスＳＣＫが“ＬＯＷ”となるので、二次クロックエ
ッジ検出回路３１から二次クロックエッジ検出パルスＥ
ｓｃが出力され、これによって、アナログタイマー３２
がリセットされる。
１のオーバーフロー時間Ｔαが経過した時点ｔ４から出
力電圧Ｖ1 がＶａ1 ＜Ｖ1 となるので、二次クロック発
生回路２２では、二次クロックパルスＳＣＫを“ＨＩＧ
Ｈ”とする。そして、時点ｔ３からパルス幅Ｔｗが経過
した時点ｔ５でクロックパルスＣＫが“ＨＩＧＨ”とな
ると、立ち上がりエッジ検出回路１１から立ち上がりエ
ッジ検出パルスＥｕが出力され、よって、ＯＲ回路１３
からエッジ検出パルスＳＥが出力されるので、アナログ
タイマー２１がリセットされる。よって、二次クロック
パルスＳＣＫが“ＬＯＷ”となるので、二次クロックエ
ッジ検出回路３１から二次クロックエッジ検出パルスＥ
ｓｃが出力され、これによって、アナログタイマー３２
がリセットされる。
【００２２】したがって、クロックパルスＣＫが正常状
態である場合には、アナログタイマー３２がオーバーフ
ロー時間Ｔβ以内にリセットされるので、オーバーフロ
ーとなることはなく、異常検出信号Ｓｅｒは“ＬＯＷ”
のままである。次に、クロックパルスＣＫの周波数が上
昇した場合、すなわち、クロックパルスＣＫのパルス幅
ＴｗX が、ＴｗX ＜Ｔｗ（正常時のパルス幅）となり、
さらに、アナログタイマー２１のオーバーフロー時間Ｔ
αよりも短くなった場合（Ｔｗ X ＜Ｔα）には、例え
ば、時点ｔ１１で、クロックパルスＣＫが“ＨＩＧＨ”
となったとき立ち上がりエッジ検出パルスＥｕが出力さ
れて、エッジ検出パルスＳＥが出力されるので、アナロ
グタイマー２１がリセットされる。よって、二次クロッ
クパルスＳＣＫが“ＬＯＷ”となり、二次クロックエッ
ジ検出パルスＥｓｃが出力されてアナログタイマー３２
がリセットされる。
態である場合には、アナログタイマー３２がオーバーフ
ロー時間Ｔβ以内にリセットされるので、オーバーフロ
ーとなることはなく、異常検出信号Ｓｅｒは“ＬＯＷ”
のままである。次に、クロックパルスＣＫの周波数が上
昇した場合、すなわち、クロックパルスＣＫのパルス幅
ＴｗX が、ＴｗX ＜Ｔｗ（正常時のパルス幅）となり、
さらに、アナログタイマー２１のオーバーフロー時間Ｔ
αよりも短くなった場合（Ｔｗ X ＜Ｔα）には、例え
ば、時点ｔ１１で、クロックパルスＣＫが“ＨＩＧＨ”
となったとき立ち上がりエッジ検出パルスＥｕが出力さ
れて、エッジ検出パルスＳＥが出力されるので、アナロ
グタイマー２１がリセットされる。よって、二次クロッ
クパルスＳＣＫが“ＬＯＷ”となり、二次クロックエッ
ジ検出パルスＥｓｃが出力されてアナログタイマー３２
がリセットされる。
【００２３】そして、時点ｔ１１から、パルス幅Ｔｗよ
りも短いパルス幅ＴｗX が経過した時点ｔ１２で、クロ
ックパルスＣＫが“ＬＯＷ”となると、立ち下がりエッ
ジ検出パルスＥｄが出力されエッジ検出パルスＳＥが出
力されるので、アナログタイマー２１がリセットされ、
このとき、パルス幅ＴｗX ＜Ｔαであり、アナログタイ
マー２１がオーバーフローしないので、二次クロックパ
ルスＳＣＫは“ＬＯＷ”のままとなる。
りも短いパルス幅ＴｗX が経過した時点ｔ１２で、クロ
ックパルスＣＫが“ＬＯＷ”となると、立ち下がりエッ
ジ検出パルスＥｄが出力されエッジ検出パルスＳＥが出
力されるので、アナログタイマー２１がリセットされ、
このとき、パルス幅ＴｗX ＜Ｔαであり、アナログタイ
マー２１がオーバーフローしないので、二次クロックパ
ルスＳＣＫは“ＬＯＷ”のままとなる。
【００２４】次に、時点ｔ１３で、クロックパルスＣＫ
が“ＨＩＧＨ”となると、立ち上がりエッジ検出パルス
Ｅｕが出力され、エッジ検出パルスＳＥが出力されてア
ナログタイマー２１がリセットされるので、二次クロッ
クパルスＳＣＫは“ＬＯＷ”のままであり、時点ｔ１４
で、クロックパルスＣＫが“ＬＯＷ”となると、アナロ
グタイマー２１がオーバーフローする前にリセットされ
るので、二次クロックパルスＳＣＫは“ＬＯＷ”のまま
となる。
が“ＨＩＧＨ”となると、立ち上がりエッジ検出パルス
Ｅｕが出力され、エッジ検出パルスＳＥが出力されてア
ナログタイマー２１がリセットされるので、二次クロッ
クパルスＳＣＫは“ＬＯＷ”のままであり、時点ｔ１４
で、クロックパルスＣＫが“ＬＯＷ”となると、アナロ
グタイマー２１がオーバーフローする前にリセットされ
るので、二次クロックパルスＳＣＫは“ＬＯＷ”のまま
となる。
【００２５】そして、時点ｔ１５で、時点ｔ１１からア
ナログタイマー３２のオーバーフロー時間Ｔβ（＝３Ｔ
／４）が経過した時点から、アナログタイマー３２の出
力電圧Ｖ2 がＶａ2 （基準電圧）＜Ｖ2 となるので、異
常検出回路３３では異常検出信号Ｓｅｒを“ＨＩＧＨ”
として出力する。以後、クロックパルスＣＫのパルス幅
がアナログタイマー２１のオーバーフロー時間Ｔαより
短い間は、異常検出信号Ｓｅｒは“ＨＩＧＨ”を保持
し、時点Ｔ１６で、クロックパルスＣＫのパルス幅がオ
ーバーフロー時間Ｔαより長くなったとき、アナログタ
イマー２１がオーバーフローすることによって、二次ク
ロックパルスＳＣＫが“ＨＩＧＨ”となり、次に、時点
ｔ１７で、クロックパルスＣＫが“ＬＯＷ”となったと
き、アナログタイマー２１がリセットされることによっ
て、アナログタイマー３２がリセットされ、よって、異
常検出信号Ｓｅｒが“ＬＯＷ”となる。
ナログタイマー３２のオーバーフロー時間Ｔβ（＝３Ｔ
／４）が経過した時点から、アナログタイマー３２の出
力電圧Ｖ2 がＶａ2 （基準電圧）＜Ｖ2 となるので、異
常検出回路３３では異常検出信号Ｓｅｒを“ＨＩＧＨ”
として出力する。以後、クロックパルスＣＫのパルス幅
がアナログタイマー２１のオーバーフロー時間Ｔαより
短い間は、異常検出信号Ｓｅｒは“ＨＩＧＨ”を保持
し、時点Ｔ１６で、クロックパルスＣＫのパルス幅がオ
ーバーフロー時間Ｔαより長くなったとき、アナログタ
イマー２１がオーバーフローすることによって、二次ク
ロックパルスＳＣＫが“ＨＩＧＨ”となり、次に、時点
ｔ１７で、クロックパルスＣＫが“ＬＯＷ”となったと
き、アナログタイマー２１がリセットされることによっ
て、アナログタイマー３２がリセットされ、よって、異
常検出信号Ｓｅｒが“ＬＯＷ”となる。
【００２６】ここで、パルス幅ＴｗX が、Ｔα＜ＴｗX
＜Ｔｗである場合には、正常パルスであるとみなすもの
とし、よって、周波数の上昇はないものとみなすものと
する。次に、クロックパルスＣＫの周波数が低下した場
合、すなわち、クロックパルスＣＫのパルス幅Ｔｗ
X が、Ｔｗ（正常時のパルス幅）＜ＴｗX となり、アナ
ログタイマー３２のオーバーフロー時間Ｔβよりも長く
なった場合（Ｔβ＜ＴｗX）、例えば、時点ｔ２１でク
ロックパルスＣＫが“ＨＩＧＨ”となり、次いで、時点
ｔ２１から正常時のパルス幅Ｔｗ経過後の時点ｔ２２で
“ＬＯＷ”となり、その後、時点ｔ２２からアナログタ
イマー３２のオーバーフロー時間Ｔβよりも長い時間経
過した時点ｔ２５で、クロックパルスＣＫが“ＨＩＧ
Ｈ”となったものとする。
＜Ｔｗである場合には、正常パルスであるとみなすもの
とし、よって、周波数の上昇はないものとみなすものと
する。次に、クロックパルスＣＫの周波数が低下した場
合、すなわち、クロックパルスＣＫのパルス幅Ｔｗ
X が、Ｔｗ（正常時のパルス幅）＜ＴｗX となり、アナ
ログタイマー３２のオーバーフロー時間Ｔβよりも長く
なった場合（Ｔβ＜ＴｗX）、例えば、時点ｔ２１でク
ロックパルスＣＫが“ＨＩＧＨ”となり、次いで、時点
ｔ２１から正常時のパルス幅Ｔｗ経過後の時点ｔ２２で
“ＬＯＷ”となり、その後、時点ｔ２２からアナログタ
イマー３２のオーバーフロー時間Ｔβよりも長い時間経
過した時点ｔ２５で、クロックパルスＣＫが“ＨＩＧ
Ｈ”となったものとする。
【００２７】この場合、時点ｔ２１から時点ｔ２２間は
クロックパルスＣＫは正常状態であり、時点ｔ２２で、
クロックパルスＣＫが“ＬＯＷ”となることによって、
アナログタイマー２１がリセットされ、二次クロックパ
ルスＣＫが“ＬＯＷ”となるので、アナログタイマー３
２もリセットされる。そして、時点ｔ２２からオーバー
フロー時間Ｔα経過後の時点ｔ２３で、アナログタイマ
ー２１がオーバーフローとなることによって二次クロッ
クパルスＳＣＫが“ＨＩＧＨ”となる。次いで、時点ｔ
２２からオーバーフロー時間Ｔβ経過後の時点ｔ２４
で、アナログタイマー３２がオーバーフローすることに
よって、異常検出信号Ｓｅｒが“ＨＩＧＨ”となる。
クロックパルスＣＫは正常状態であり、時点ｔ２２で、
クロックパルスＣＫが“ＬＯＷ”となることによって、
アナログタイマー２１がリセットされ、二次クロックパ
ルスＣＫが“ＬＯＷ”となるので、アナログタイマー３
２もリセットされる。そして、時点ｔ２２からオーバー
フロー時間Ｔα経過後の時点ｔ２３で、アナログタイマ
ー２１がオーバーフローとなることによって二次クロッ
クパルスＳＣＫが“ＨＩＧＨ”となる。次いで、時点ｔ
２２からオーバーフロー時間Ｔβ経過後の時点ｔ２４
で、アナログタイマー３２がオーバーフローすることに
よって、異常検出信号Ｓｅｒが“ＨＩＧＨ”となる。
【００２８】そして、時点ｔ２５でクロックパルスＣＫ
が“ＨＩＧＨ”となったとき、アナログタイマー２１が
リセットされることによって二次クロックパルスＳＣＫ
が“ＬＯＷ”となるので、アナログタイマー３２がリセ
ットされる。これによって、異常検出信号Ｓｅｒが“Ｌ
ＯＷ”となる。なお、ここで、パルス幅ＴｗX が、Ｔｗ
＜ＴｗX ＜Ｔβである場合には、正常パルスであるとみ
なすものとする。
が“ＨＩＧＨ”となったとき、アナログタイマー２１が
リセットされることによって二次クロックパルスＳＣＫ
が“ＬＯＷ”となるので、アナログタイマー３２がリセ
ットされる。これによって、異常検出信号Ｓｅｒが“Ｌ
ＯＷ”となる。なお、ここで、パルス幅ＴｗX が、Ｔｗ
＜ＴｗX ＜Ｔβである場合には、正常パルスであるとみ
なすものとする。
【００２９】次に、クロックパルスＣＫのデューティー
比が変化した場合、例えば、時点ｔ３１でクロックパル
スＣＫが“ＨＩＧＨ”となり、時点ｔ３１からオーバー
フロー時間Ｔαよりも短いパルス幅ＴｗX1経過後の時点
ｔ３２で“ＬＯＷ”となり、時点ｔ３２からパルス幅Ｔ
ｗX2経過後の時点ｔ３５で“ＨＩＧＨ”となって時点ｔ
３１〜ｔ３５が１周期となり、デューティー比が、Ｔｗ
X1：ＴｗX2となったものとする。
比が変化した場合、例えば、時点ｔ３１でクロックパル
スＣＫが“ＨＩＧＨ”となり、時点ｔ３１からオーバー
フロー時間Ｔαよりも短いパルス幅ＴｗX1経過後の時点
ｔ３２で“ＬＯＷ”となり、時点ｔ３２からパルス幅Ｔ
ｗX2経過後の時点ｔ３５で“ＨＩＧＨ”となって時点ｔ
３１〜ｔ３５が１周期となり、デューティー比が、Ｔｗ
X1：ＴｗX2となったものとする。
【００３０】この場合、時点ｔ３１でクロックパルスＣ
Ｋが“ＨＩＧＨ”となったことによって、アナログタイ
マー２１がリセットされて二次クロックパルスＳＣＫが
“ＬＯＷ”となり、よって、アナログタイマー３２がリ
セットされる。次いで、時点ｔ３２でクロックパルスＣ
Ｋが“ＬＯＷ”となったとき、アナログタイマー２１が
リセットされるが、この場合、パルス幅ＴｗX1が極短い
ため、時点ｔ３１〜ｔ３２間でアナログタイマー２１の
出力電圧Ｖ1 は、図２（ｆ）に示すように、ほとんど変
化しない。
Ｋが“ＨＩＧＨ”となったことによって、アナログタイ
マー２１がリセットされて二次クロックパルスＳＣＫが
“ＬＯＷ”となり、よって、アナログタイマー３２がリ
セットされる。次いで、時点ｔ３２でクロックパルスＣ
Ｋが“ＬＯＷ”となったとき、アナログタイマー２１が
リセットされるが、この場合、パルス幅ＴｗX1が極短い
ため、時点ｔ３１〜ｔ３２間でアナログタイマー２１の
出力電圧Ｖ1 は、図２（ｆ）に示すように、ほとんど変
化しない。
【００３１】次いで、時点ｔ３２からオーバーフロー時
間Ｔαが経過した時点ｔ３３でアナログタイマー２１が
オーバーフローすることによって、二次クロックパルス
ＳＣＫが“ＨＩＧＨ”となり、そして、時点ｔ３１から
オーバーフロー時間Ｔβが経過した時点ｔ３４でアナロ
グタイマー３２がオーバーフローすることによって、異
常検出信号Ｓｅｒが“ＨＩＧＨ”となる。
間Ｔαが経過した時点ｔ３３でアナログタイマー２１が
オーバーフローすることによって、二次クロックパルス
ＳＣＫが“ＨＩＧＨ”となり、そして、時点ｔ３１から
オーバーフロー時間Ｔβが経過した時点ｔ３４でアナロ
グタイマー３２がオーバーフローすることによって、異
常検出信号Ｓｅｒが“ＨＩＧＨ”となる。
【００３２】そして、時点ｔ３５でクロックパルスＣＫ
が“ＨＩＧＨ”となることによって、アナログタイマー
２１がリセットされ、二次クロックパルスＳＣＫが“Ｌ
ＯＷ”となることによって、アナログタイマー３２がリ
セットされ、異常検出信号Ｓｅｒが“ＬＯＷ”となる。
したがって、クロックパルスＣＫのパルス幅ＴｗX が、
Ｔα＜ＴｗX ≦Ｔβである場合には異常検出信号Ｓｅｒ
が“ＬＯＷ”となってクロックパルスＣＫは正常である
ものと判定し、パルス幅ＴｗX が、ＴｗX ≦Ｔα、又
は、Ｔβ＜ＴｗXである場合には、異常検出信号Ｓｅｒ
が“ＨＩＧＨ”となってクロックパルスＣＫは異常であ
るものと判定するので、クロックパルスＣＫの周波数が
上昇した場合等にはパルス幅ＴｗX が、ＴｗX ≦Ｔαと
なるので、パルス異常として検出し、クロックパルスＣ
Ｋの周波数が低下した場合、また、クロックパルスＣＫ
のディーティー比が変化した場合等にはパルス幅ＴｗX
が、Ｔβ＜ＴｗX となるのでパルス異常として検出す
る。
が“ＨＩＧＨ”となることによって、アナログタイマー
２１がリセットされ、二次クロックパルスＳＣＫが“Ｌ
ＯＷ”となることによって、アナログタイマー３２がリ
セットされ、異常検出信号Ｓｅｒが“ＬＯＷ”となる。
したがって、クロックパルスＣＫのパルス幅ＴｗX が、
Ｔα＜ＴｗX ≦Ｔβである場合には異常検出信号Ｓｅｒ
が“ＬＯＷ”となってクロックパルスＣＫは正常である
ものと判定し、パルス幅ＴｗX が、ＴｗX ≦Ｔα、又
は、Ｔβ＜ＴｗXである場合には、異常検出信号Ｓｅｒ
が“ＨＩＧＨ”となってクロックパルスＣＫは異常であ
るものと判定するので、クロックパルスＣＫの周波数が
上昇した場合等にはパルス幅ＴｗX が、ＴｗX ≦Ｔαと
なるので、パルス異常として検出し、クロックパルスＣ
Ｋの周波数が低下した場合、また、クロックパルスＣＫ
のディーティー比が変化した場合等にはパルス幅ＴｗX
が、Ｔβ＜ＴｗX となるのでパルス異常として検出す
る。
【００３３】したがって、オーバーフロー時間ＴαをＴ
／４に、また、オーバーフロー時間Ｔβを３Ｔ／４に設
定することによって、二次クロック発生回路２２で形成
される二次クロックパルスＳＣＫは、クロックパルスＣ
Ｋの２倍の周波数をもったパルスとなるので、この二次
クロックパルスＳＣＫのエッジをもとにパルス異常を監
視することによって、クロックパルスＣＫのエッジをも
とにパルス異常を監視する場合に比べてより高精度でパ
ルス異常を検出することができ、クロックパルスＣＫの
周波数の上昇及び低下、デューティー比の崩れを容易確
実に検出することができる。
／４に、また、オーバーフロー時間Ｔβを３Ｔ／４に設
定することによって、二次クロック発生回路２２で形成
される二次クロックパルスＳＣＫは、クロックパルスＣ
Ｋの２倍の周波数をもったパルスとなるので、この二次
クロックパルスＳＣＫのエッジをもとにパルス異常を監
視することによって、クロックパルスＣＫのエッジをも
とにパルス異常を監視する場合に比べてより高精度でパ
ルス異常を検出することができ、クロックパルスＣＫの
周波数の上昇及び低下、デューティー比の崩れを容易確
実に検出することができる。
【００３４】また、クロックパルスＣＫのパルス幅Ｔｗ
X が、Ｔα＜ＴｗX ≦Ｔβである場合には、正常である
ものと判定するので、Ｔα及びＴβがＴ／２に近い値で
ある程、より高精度にパルス異常を検出することができ
る。なお、上記実施例においては、オーバーフロー時間
ＴαをＴ／４に、また、オーバーフロー時間Ｔβを３Ｔ
／４に設定した場合について説明したが、これに限ら
ず、Ｔα≦Ｔ／２、Ｔ／２＜Ｔβ＜Ｔを満たしていれば
任意に設定することができる。
X が、Ｔα＜ＴｗX ≦Ｔβである場合には、正常である
ものと判定するので、Ｔα及びＴβがＴ／２に近い値で
ある程、より高精度にパルス異常を検出することができ
る。なお、上記実施例においては、オーバーフロー時間
ＴαをＴ／４に、また、オーバーフロー時間Ｔβを３Ｔ
／４に設定した場合について説明したが、これに限ら
ず、Ｔα≦Ｔ／２、Ｔ／２＜Ｔβ＜Ｔを満たしていれば
任意に設定することができる。
【００３５】また、上記実施例においては、クロックパ
ルスＣＫのパルス幅ＴｗX が、Ｔα＜ＴｗX ≦Ｔβであ
る場合に正常であるものと判定するようになされている
が、アナログタイマー２１の出力電圧Ｖ1 が、Ｖａ1 ≦
Ｖ1 のとき二次クロック発生回路２２が二次クロックパ
ルスＳＣＫを“ＨＩＧＨ”として出力し、アナログタイ
マー３２の出力電圧Ｖ2 が、Ｖａ2 ≦Ｖ2 のとき異常検
出回路３３が異常検出信号Ｓｅｒを“ＨＩＧＨ”として
出力するように設定することによって、クロックパルス
ＣＫのパルス幅ＴｗX が、Ｔα≦ＴｗX ＜Ｔβである場
合に正常であるものと判定するようにすることも可能で
ある。
ルスＣＫのパルス幅ＴｗX が、Ｔα＜ＴｗX ≦Ｔβであ
る場合に正常であるものと判定するようになされている
が、アナログタイマー２１の出力電圧Ｖ1 が、Ｖａ1 ≦
Ｖ1 のとき二次クロック発生回路２２が二次クロックパ
ルスＳＣＫを“ＨＩＧＨ”として出力し、アナログタイ
マー３２の出力電圧Ｖ2 が、Ｖａ2 ≦Ｖ2 のとき異常検
出回路３３が異常検出信号Ｓｅｒを“ＨＩＧＨ”として
出力するように設定することによって、クロックパルス
ＣＫのパルス幅ＴｗX が、Ｔα≦ＴｗX ＜Ｔβである場
合に正常であるものと判定するようにすることも可能で
ある。
【００３６】また、上記実施例においては、二次クロッ
クエッジ検出回路３１において、二次クロックパルスＣ
Ｋの立ち下がりエッジを検出するようになされている
が、立ち上がりエッジを検出するようにすることも可能
である。また、上記実施例においては、立ち上がりエッ
ジ検出回路１１と立ち下がりエッジ検出回路１２とのそ
れぞれにおいて、立ち上がりエッジＥｕと立ち下がりエ
ッジＥｄとを検出するようになされているが、１つの微
分回路によって立ち上がり及び立ち下がりエッジを検出
するようにすることも可能である。
クエッジ検出回路３１において、二次クロックパルスＣ
Ｋの立ち下がりエッジを検出するようになされている
が、立ち上がりエッジを検出するようにすることも可能
である。また、上記実施例においては、立ち上がりエッ
ジ検出回路１１と立ち下がりエッジ検出回路１２とのそ
れぞれにおいて、立ち上がりエッジＥｕと立ち下がりエ
ッジＥｄとを検出するようになされているが、１つの微
分回路によって立ち上がり及び立ち下がりエッジを検出
するようにすることも可能である。
【００３７】また、上記実施例においては、立ち上がり
エッジ検出回路１１及び立ち下がりエッジ検出回路１２
を微分回路によって構成する場合について説明したが、
これに限らず、リトリガブルモノマルチバイブレータ等
によって構成することも可能である。また、上記実施例
においては、アナログタイマーを適用した場合について
説明したが、デジタルタイマーを適用することも可能で
あり、また、ソフトウェアによって形成したソフトウェ
アタイマーを適用することも可能である。
エッジ検出回路１１及び立ち下がりエッジ検出回路１２
を微分回路によって構成する場合について説明したが、
これに限らず、リトリガブルモノマルチバイブレータ等
によって構成することも可能である。また、上記実施例
においては、アナログタイマーを適用した場合について
説明したが、デジタルタイマーを適用することも可能で
あり、また、ソフトウェアによって形成したソフトウェ
アタイマーを適用することも可能である。
【００３８】また、上記実施例においては、異常検出信
号Ｓｅｒを情報処理装置１００に出力するように構成し
ているが、これに限らず、例えば、警報発生装置等に出
力することによって、パルス異常が発生したとき、警報
音を発生するようにすることも可能である。
号Ｓｅｒを情報処理装置１００に出力するように構成し
ているが、これに限らず、例えば、警報発生装置等に出
力することによって、パルス異常が発生したとき、警報
音を発生するようにすることも可能である。
【００３９】
【発明の効果】以上説明したように、本発明に係わるク
ロックパルス監視装置によれば、エッジ検出手段によっ
て入力されるクロックパルスの立ち上がりエッジ及び立
ち下がりエッジを検出してエッジ検出パルスとして出力
し、二次クロックパルス形成手段においてエッジ検出パ
ルスのパルス幅に応じて二次クロックパルスを形成し、
この二次クロックパルスのパルス幅が予め設定した基準
パルス幅を越えたとき異常検出手段によってクロックパ
ルスのパルス異常と判定することにより、クロックパル
スの周波数上昇及び低下、デューティー比の異常を確実
に検出することができる。
ロックパルス監視装置によれば、エッジ検出手段によっ
て入力されるクロックパルスの立ち上がりエッジ及び立
ち下がりエッジを検出してエッジ検出パルスとして出力
し、二次クロックパルス形成手段においてエッジ検出パ
ルスのパルス幅に応じて二次クロックパルスを形成し、
この二次クロックパルスのパルス幅が予め設定した基準
パルス幅を越えたとき異常検出手段によってクロックパ
ルスのパルス異常と判定することにより、クロックパル
スの周波数上昇及び低下、デューティー比の異常を確実
に検出することができる。
【図１】本発明によるクロックパルス監視装置に一実施
例を示す概略構成図である。
例を示す概略構成図である。
【図２】本発明の動作説明に供するタイミングチャート
である。
である。
１０ エッジ検出部 ２０ 二次クロックパルス発生部 ３０ 異常検出部
フロントページの続き (72)発明者 新井 健司 東京都日野市富士町１番地 富士ファコム 制御株式会社内 (72)発明者 平本 伸一 東京都日野市富士町１番地 富士ファコム 制御株式会社内 (72)発明者 梅原 篤樹 東京都日野市富士町１番地 富士ファコム 制御株式会社内
Claims (1)
- 【請求項１】 入力されるクロックパルスのエッジを検
出しこのエッジ検出パルスを監視することによって前記
クロックパルスのパルス異常を検出するクロックパルス
監視装置において、前記クロックパルスの立ち上がりエ
ッジ及び立ち下がりエッジを検出しエッジ検出パルスを
出力するエッジ検出手段と、前記エッジ検出パルスのパ
ルス幅に応じた二次クロックパルスを形成する二次クロ
ックパルス形成手段と、前記二次クロックパルスのパル
ス幅が予め設定した基準パルス幅を越えたとき前記クロ
ックパルスのパルス異常として異常信号を出力する異常
検出手段とを備えることを特徴とするクロックパルス監
視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2537794A JPH07234742A (ja) | 1994-02-23 | 1994-02-23 | クロックパルス監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2537794A JPH07234742A (ja) | 1994-02-23 | 1994-02-23 | クロックパルス監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07234742A true JPH07234742A (ja) | 1995-09-05 |
Family
ID=12164168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2537794A Pending JPH07234742A (ja) | 1994-02-23 | 1994-02-23 | クロックパルス監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07234742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010142204A1 (zh) * | 2009-06-10 | 2010-12-16 | 中兴通讯股份有限公司 | 一种时钟检测的方法及装置 |
-
1994
- 1994-02-23 JP JP2537794A patent/JPH07234742A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010142204A1 (zh) * | 2009-06-10 | 2010-12-16 | 中兴通讯股份有限公司 | 一种时钟检测的方法及装置 |
| JP2012529804A (ja) * | 2009-06-10 | 2012-11-22 | 中興通訊股▲ふん▼有限公司 | クロック検出方法及びその装置 |
| US8451967B2 (en) | 2009-06-10 | 2013-05-28 | Zte Corporation | Method and apparatus for clock checking |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5808486A (en) | Glitch free clock enable circuit | |
| US5182468A (en) | Current limiting clamp circuit | |
| JPH07234742A (ja) | クロックパルス監視装置 | |
| US7042267B1 (en) | Gated clock circuit with a substantially increased control signal delay | |
| JP2002176341A (ja) | クロック制御回路 | |
| JPH11251884A (ja) | ノイズ除去装置 | |
| JPH0133052B2 (ja) | ||
| JP2819973B2 (ja) | ノイズ除去回路 | |
| JP2000209076A (ja) | ノイズ検出回路 | |
| JP2620391B2 (ja) | 遅延回路 | |
| JPH11163693A (ja) | デジタル信号処理方法およびデジタル信号処理装置 | |
| JPH07320483A (ja) | 半導体記憶装置 | |
| JP3112366B2 (ja) | チャタリング除去回路 | |
| JPS6076807A (ja) | クロツク整形回路 | |
| JP3211283B2 (ja) | フィルター回路 | |
| KR100392337B1 (ko) | 최소 온/오프 펄스폭 생성회로 | |
| JP2638337B2 (ja) | エラーカウンタ回路 | |
| JPH07152460A (ja) | 電圧検出リセット回路 | |
| JPH10126231A (ja) | チャタリング除去回路 | |
| KR960039631A (ko) | 논리회로의 글리치 제거장치 | |
| JPH07321616A (ja) | ノイズ除去回路 | |
| JP2735032B2 (ja) | 位相検出回路 | |
| JP2581024B2 (ja) | クロック異常検出回路 | |
| JP3406418B2 (ja) | 電源異常割込信号検出回路 | |
| JP2930098B2 (ja) | デジタルパルス断検出回路 |