JPH0445296Y2 - - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案はノイズカツト回路、特にPLLへの
入力信号のノイズカツト回路に関するものであ
る。

「従来技術とその問題点」 PLLは周知の如く位相比較器で検出された、
出力と入力の位相差に対応する電圧をチヤージポ
ンプとローパスフイルタを介して得、該電圧によ
つて電圧制御発振器を制御するようになつてい
る。

このようなPLL回路においてトラツキング速
度と耐ノイズ性能はローパスフイルタの設計によ
つて決まるのである。そしてトラツキング速度を
早くしようとすると耐ノイズ性能は悪くなり、わ
ずかなノイズにも応答して所望の出力周波数が得
られなくなり、逆に耐ノイズ性能を良くするとト
ラツキング速度は遅くなり、精密な制御に用いら
れる場合には不都合である。

尚、一定周期のパルス列に雑音パルスが混入し
或いは該パルス列のパルス周期に変動が生じてパ
ルスが所定値以下に短くなつた場合のパルス周期
の短縮を阻止する方法は提案されており、例え
ば、特開昭51−67056号公報に開示されている。

しかし、この発明は、ワンシヨツトマルチバイ
ブレータOMEとフリツプフロツプとを用いるも
のの、前記OMEは、クロツクパルス（入力信号）
の所望最小パルス周期に相当するパルス幅を持つ
矩形波を出力（当然ながらクロツクパルスの立上
がりに同期）するために用いられており（ノイズ
パルスに応答して出力するものではない）、パル
ス周期を基準として当該矩形波のパルス幅をノイ
ズ信号の幅をもつて補正（論理和）し、前記フリ
ツプフロツプが、この補正された信号の立下がり
でセツトされるようにし、このフリツプフロツプ
の出力とクロツクパルス（入力信号）とをアンド
ゲートを通過させるようにしてノイズをカツトし
ようとするものである。

この技術では、パルス周期を基準として当該矩
形波のパルス幅をノイズ信号の幅をもつて補正す
るので、多数の独立したノイズ信号が、例えば当
該矩形波のパルスの負の領域に混入されている
と、オアゲートを通過した当該矩形波のパルスの
幅の補正が旨くゆかず、フリツプフロツプのセツ
トに誤りが生じ、結果としてノイズをカツト出来
なくなる。

このようなパルス周期を基準とした解決手段に
は限界があつた。

「考案の目的」 この考案は、上記従来の事情に鑑みて提案され
たものであつて、PLLの入力信号からノイズを
カツトしPLLの設計をトラツキング速度にのみ
向けられ得るノイズカツト回路を得ることを目的
とするものである。

「目的を達成するための手段」 上記目的を達成するためにこの考案は、以下の
ような手段を採用している。

即ち、本考案のPLLのノイズカツト回路は、
正規信号にノイズを含む入力信号の立上がりに対
応してパルス幅が正規信号のパルス幅より短い負
の基準パルスを出力する第１のワンシヨツト回路
と、上記基準パルスをクロツク信号とし、その立
上がり時の入力信号のレベルを検知して、該入力
信号のパルス幅が基準パルスのパルス幅よりも小
さいときには“Ｌ”レベル（ローレベル）、大き
いときには“Ｈ”レベル（ハイレベル）を保持し
て出力し、且つ、下記アナログスイツチの出力を
クリア信号とするＤ−フリツプフロツプと、上記
Ｄ−フリツプフロツプの出力の立上がりに応答
し、正規信号の１周期から前記基準パルスのパル
ス幅の時間とPLLの位相比較器の確度に起因す
るセツトアツプタイムから決定される時間とを減
じた所定時間だけ下記アナログスイツチのゲート
をOFFするためのゲート制御信号を出力し、且
つ、前記所定時間後に、前記基準パルスのパルス
幅の時間とPLLの位相比較器の確度に起因する
セツトアツプタイムとの合算時間だけ下記アナロ
グスイツチのゲートをONするためのゲート制御
信号を出力する第２のワンシヨツト回路と、上記
ゲート制御信号によつて上記所定時間ゲートが
ONされているときに入力信号を通過させるアナ
ログスイツチと、よりなるものである。

ノイズカツト回路をこのように構成することに
より入力の正規信号の各パルスの位相と異なる突
発的なあるいは周期的なノイズはすべてカツトさ
れることになるのである。

「実施例」 第１図はこの考案の１実施例を示すブロツク回
路図であり、第２図はそのタイミングチヤートで
ある。

ノイズ信号f_Nと正規信号f_Iを含む入力信号（第
２図ａ）はまず第１のワンシヨツト回路１に入力
され、該ワンシヨツト回路１からは入力の立上が
りに対応した所定幅t_Sの負の基準パルスｆ（第２
図ｂ）が出力される。上記所定幅t_Sは抵抗R₁とコ
ンデンサC₁で正規信号f_Iのパルス幅t_Hより短かく
調整されている。

上記入力信号はＤ−フリツプフロツプ２にも入
力され、このＤ−フリツプフロツプ２のクロツク
端子には上記基準パルスｆが入力されて、またク
リア端子には、下記のアナログスイツチ４の出力
信号が入力されている。これにより該Ｄ−フリツ
プフロツプの出力は、基準パルスｆが立上がつた
ときに入力信号の状態を保持して出力することに
なる。従つて第２図ｃに示すように基準パルスよ
り長い幅のパルス（正規信号f_Iのパルスおよびノ
イズを含む）が入力されたときは該Ｄ−フリツプ
フロツプの出力を“Ｈ”レベルにし、基準パルス
ｆより短い幅のパルスが入力されたときには
“Ｌ”レベルにする。ここにおいて以下の説明か
らも明らかな如く、正規信号f_Iのパルスの立上が
りと同時にクリア信号が該Ｄ−フリツプフロツプ
２に入力されるので正規信号f_Iのパルスに対応す
る入力保持動作は、Ｄ−フリツプフロツプの出力
に必ず“Ｌ”レベルから“Ｈ”レベルへの立上が
りを供なうことになる。

上記Ｄ−フリツプフロツプ２の出力は、第２の
ワンシヨツト回路３に入力され、該第２のワンシ
ヨツト回路３は上記Ｄ−フリツプフロツプ２の出
力の立上がりから所定時間（t_O）“Ｈ”レベルと
なるように抵抗R₂とコンデンサC₂で時定数が調
整されている。

ここで上記所定時間（t_O）は t_O＝t_y−t〓−t_S t_y：正規信号の１周期 t〓：PLLの位相比較器の確度に起因するセツ
トアツプタイムから決定される時間 なる関係を有しており、従つてこの第２のワン
シヨツト回路３は第２図ｄに示す如く、t_Oの時間
“Ｈ”レベルでt_S＋t〓時間“Ｌ”レベルとなるゲー
ト制御信号を出力する。

上記ゲート制御信号ではアナログスイツチ４に
入力され、“Ｈ”レベルのときには該アナログス
イツチのゲートをOFFにし、また“Ｌ”レベル
のときにはゲートをONにして該ON状態のとき
入力端子Ａからの入力端子をそのまま端子S_Oから
出力するようになつている。

従つて、該アナログスイツチ回路４は正規信号
の各パルスが入力する直前からt〓＋t_S時間ON状
態となり、結果として正規信号f_Iに同期した幅t_S
のパルスを有する出力信号f_IOが出力されること
になる。ここでデジタル位相比較器を使用する場
合は立上りエツジのみ必要なので、f_IOのパルス
巾はf_Hでなくてもよい。

上記出力信号f_IOは、前記した如くＤ−フリツ
プフロツプ２のクリア信号として用いられて、該
Ｄ−フリツプフロツプ２から正規信号f_Iに対応し
た立上がり出力（第２図ｃ参照）を得ることを可
能にしているのである。

基本的には上記説明で、この回路の動作はすべ
て説明されたことになるが、ノイズ信号f_Nの入力
があつた場合について更に詳しく説明する。まず
基準パルスｆよりノイズ幅が短いときは、Ｄ−フ
リツプフロツプによつて基準パルスｆの立上がり
で“Ｌ”レベルが保持されて出力され、前記クリ
アパルスの入力いかんにかかわらず次の正規信号
f_Iが入力された時点でＤ−フリツプフロツプの出
力は立上がりを形成する。次に基準パルスより長
いパルス幅を有するノイズが入力されたときには
Ｄ−フリツプフロツプ２には出力の変化がなく、
クリアパルスによつて“Ｌ”レベルに変化した後
次の正規信号のパルスによつて立上がりを形成す
るのである。

以上のようにＤ−フリツプフロツプ２からは正
規信号f_Iの各パルスにのみ対応して立上がりを形
成した出力を得るようにし、その出力に基づいて
アナログスイツチ４のゲートの開閉を制御する信
号を第２のワンシヨツト回路３で発生しているの
であるから、スイツチ回路からの出力信号f_IOに
はノイズ信号f_Nは一切含まれないことになり、従
つてこの信号f_IOをPLLの位相比較器に入力する
ようにすると、トラツキング速度にのみ注目して
設計できることになるのである。

「考案の効果」 以上説明したようにこの考案は、ノイズ信号を
含む入力信号の中、正規信号に対応する時間にの
み出力が得られる回路を形成しているので、入力
信号からノイズ信号を除くことができるのであ
る。

殊に本考案によれば、上記ノイズ除去のために
用いる基準信号を、ノイズ信号を含めた入力信号
の全ての立上がりで発生させる手段（第１ワンシ
ヨツト回路）を講じ、その代わりに、その中のノ
イズ信号のときにゲート制御信号を出力させない
Ｄ−フリツプフロツプ及び第２ワンシヨツト回路
という２段階のステツプを踏むように考えられて
いるので、これと同等の作用を得ようとする場合
に必要なカウンタ及びクロツクとしての基準信号
の発生手段を別途必要としないのであり、それだ
けコストダウンを図り得ながらコンパクトな
PLL付加回路に構成できる利点がある。

この回路をPLLの前段に用いて使用すると、
PLLの設計時にトラツキング速度にのみ注目す
ればよくなり、該速度を早くすることができる。
更にこの回路は、PLLのみだけでなく他の装置
に対するノイズカツターとして使用し得るもので
ある。

【図面の簡単な説明】

第１図はこの考案の一実施例を示すブロツク回
路図、第２図はそのタイミングチヤートである。 図中、１……第１のワンシヨツト回路、２……
Ｄ−フリツプフロツプ、３……第２のワンシヨツ
ト回路、４……アナログスイツチ。

Claims (1)

1. 【実用新案登録請求の範囲】 正規信号にノイズを含む入力信号の立上がりに
   対応してパルス幅が正規信号のパルス幅より短い
   負の基準パルスを出力する第１のワンシヨツト回
   路と、 上記基準パルスをクロツク信号とし、その立上
   がり時の入力信号のレベルを検知して、該入力信
   号のパルス幅が基準パルスのパルス幅よりも小さ
   いときには“Ｌ”レベル（ローレベル）、大きい
   ときには“Ｈ”レベル（ハイレベル）を保持して
   出力し、且つ、下記アナログスイツチの出力をク
   リア信号とするＤ−フリツプフロツプと、 上記Ｄ−フリツプフロツプの出力の立上がりに
   応答し、正規信号の１周期から前記基準パルスの
   パルス幅の時間とPLLの位相比較器の確度に起
   因するセツトアツプタイムから決定される時間と
   を減じた所定時間だけ下記アナログスイツチのゲ
   ートをOFFするためのゲート制御信号を出力し、
   且つ、前記所定時間後に、前記基準パルスのパル
   ス幅の時間とPLLの位相比較器の確度に起因す
   るセツトアツプタイムとの合算時間だけ下記アナ
   ログスイツチのゲートをONするためのゲート制
   御信号を出力する第２のワンシヨツト回路と、 上記ゲート制御信号によつて上記所定時間ゲー
   トがONされているときに入力信号を通過させる
   アナログスイツチと、 よりなるPLLのノイズカツト回路。