JPS59220830A - デイジタル処理装置のアナログ入力方式 - Google Patents
デイジタル処理装置のアナログ入力方式Info
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- JPS59220830A JPS59220830A JP9418083A JP9418083A JPS59220830A JP S59220830 A JPS59220830 A JP S59220830A JP 9418083 A JP9418083 A JP 9418083A JP 9418083 A JP9418083 A JP 9418083A JP S59220830 A JPS59220830 A JP S59220830A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、マイクロプロセッサの如きディジタル処理
装置を用いてアナログ信号をディジタル信号に変換（Ａ
／Ｄ変換）して取り込むアナログ入力方式、またはＡ／
Ｄ変換器を介してアナログ信号をディジタル処理装置に
入力するアナログ入力方式に関する。
装置を用いてアナログ信号をディジタル信号に変換（Ａ
／Ｄ変換）して取り込むアナログ入力方式、またはＡ／
Ｄ変換器を介してアナログ信号をディジタル処理装置に
入力するアナログ入力方式に関する。
第１図はアナログ入力方式の従来例を示ず措成図である
。同図において、１はマイクロプロセッサの如きディジ
タル処理装い−（ＣＰＵ）、２はＡ／Ｄ変換器、３はア
ンプ、４１は抵抗Ｒ１，コンデンサＣ１からなるフィル
タＦ１．４２は同じく抵抗Ｒ２，コンデンサＣ２かうな
るフィルタＦ２．５は、例えば測温センサの如きアナロ
グ信号発生源である。なお、この測温センダ５は、図示
されない所定の交流電源より給電される。
。同図において、１はマイクロプロセッサの如きディジ
タル処理装い−（ＣＰＵ）、２はＡ／Ｄ変換器、３はア
ンプ、４１は抵抗Ｒ１，コンデンサＣ１からなるフィル
タＦ１．４２は同じく抵抗Ｒ２，コンデンサＣ２かうな
るフィルタＦ２．５は、例えば測温センサの如きアナロ
グ信号発生源である。なお、この測温センダ５は、図示
されない所定の交流電源より給電される。
したがって、センサ５からのアナログ信号は、フィルタ
４２，４１およびアンプ３を介してＡ／Ｄ変換器２に与
えられ、ここで所定のディジタル信号に変換される。Ｃ
ＰＵＩは、該Ａ／Ｄ変換器２かものディジタル信号を所
定のタイミングで読み取り、記憶する。どころで、セン
サ５は、所定の交流電源より給電されることから、その
出力アナログ電圧には、一般に電源周波数変動にもとづ
くノイズが存在する。このため、５例えば同図の如く２
段のフィルタ４１ｐ４２を用いてかかるノイズを除去す
るようにしており、これは、ノイズの大きさによって、
さらに３段、４段・・・・・・と設けられろこともある
。しかしブ、（かり、このよう１よフィルタは、一般に
時間遅れを伴うものであるため、センサ出力に対する応
答が遅れ、高速処理ができないとい５欠点を有している
。
４２，４１およびアンプ３を介してＡ／Ｄ変換器２に与
えられ、ここで所定のディジタル信号に変換される。Ｃ
ＰＵＩは、該Ａ／Ｄ変換器２かものディジタル信号を所
定のタイミングで読み取り、記憶する。どころで、セン
サ５は、所定の交流電源より給電されることから、その
出力アナログ電圧には、一般に電源周波数変動にもとづ
くノイズが存在する。このため、５例えば同図の如く２
段のフィルタ４１ｐ４２を用いてかかるノイズを除去す
るようにしており、これは、ノイズの大きさによって、
さらに３段、４段・・・・・・と設けられろこともある
。しかしブ、（かり、このよう１よフィルタは、一般に
時間遅れを伴うものであるため、センサ出力に対する応
答が遅れ、高速処理ができないとい５欠点を有している
。
この発明はかかる点に鑑みてなされたもので、上述の如
き電源周波数の変動にもとづくノイズを応答性を損うこ
とブよく除去することができろ、ディジクル処理装置に
おけるアナログ人力方式を提供することを目的とする。
き電源周波数の変動にもとづくノイズを応答性を損うこ
とブよく除去することができろ、ディジクル処理装置に
おけるアナログ人力方式を提供することを目的とする。
〔発明の要点〕
その要点は、ディジタル処理装置に対して電源周波数の
半サイクル毎に割込み信号を発生する割込み信号発生手
段を設け、ディジタル処理装置はこの割込み信号を受け
る毎にアナログ信号に対応するディジタル信号なサンプ
リングするとともに、このサンプリングされたディジタ
ル信号の連続した２つの平均値を求め、これをアナログ
信号に対応するディジタル信号として採用するようにし
た点にある。
半サイクル毎に割込み信号を発生する割込み信号発生手
段を設け、ディジタル処理装置はこの割込み信号を受け
る毎にアナログ信号に対応するディジタル信号なサンプ
リングするとともに、このサンプリングされたディジタ
ル信号の連続した２つの平均値を求め、これをアナログ
信号に対応するディジタル信号として採用するようにし
た点にある。
第２図はこの発明の実施例を示す構成図、第３図はその
動作を説明するための各部波形図である。
動作を説明するための各部波形図である。
第２図において、４は抵抗Ｒ，コンデンツＣからなるフ
ィルタ、６は割込みパルス発生回路、７は変成器、８は
センサ５の電源であり、その他は第１図と同様である。
ィルタ、６は割込みパルス発生回路、７は変成器、８は
センサ５の電源であり、その他は第１図と同様である。
以下、第３図も参照してその動作を説明する。
いま、電源８の電圧波形が第３図（Ｃ）のＶｓで示され
る如くであるとすると、割込み回路６は、 ”変成器７
を介して与えられる該電圧Ｖｓが、例えば′０”となる
時点をそれぞれ検出し、これに応じて第３図（ｂ ）に
示される如く、半サイクル毎（１８０°；π）にパルス
信号Ｖｐ（（Ｖｐ）ｎ。
る如くであるとすると、割込み回路６は、 ”変成器７
を介して与えられる該電圧Ｖｓが、例えば′０”となる
時点をそれぞれ検出し、これに応じて第３図（ｂ ）に
示される如く、半サイクル毎（１８０°；π）にパルス
信号Ｖｐ（（Ｖｐ）ｎ。
（Ｖｐ）ｎ＋ｔ・・・・・・）を°出力する。この信号
（割込み信号） ＶＰ ｔｉｔ、ＣＰ （−Ｔ １ ）
割込ミ入力Ｇ’ｉｉ！子ＩＮＴに与えられるので、ＣＩ
’Ｕ ］は、この信号ｖｒを受けるｆｏ、 Ｋ Ａ ／
Ｄ変換器２に対してＡ／Ｄ変換動作を行なわせ、その
結果をサンプリングする。
（割込み信号） ＶＰ ｔｉｔ、ＣＰ （−Ｔ １ ）
割込ミ入力Ｇ’ｉｉ！子ＩＮＴに与えられるので、ＣＩ
’Ｕ ］は、この信号ｖｒを受けるｆｏ、 Ｋ Ａ ／
Ｄ変換器２に対してＡ／Ｄ変換動作を行なわせ、その
結果をサンプリングする。
ここで、Ａ ／ Ｉ）変換器２０入力電圧波形が、第３
図１（ａ）のｖＴで示される如く、直流分ｖＡに電源周
波数成分ノイズｐ：ｎ５ｉｔ２πｆ ｔ、 （Ｅ、、は
ノイズの振幅、ｆは電源周波数、ｔは時間である。）が
重畳されているものとすると、パルス（’Ｖｐ）ｎ。
図１（ａ）のｖＴで示される如く、直流分ｖＡに電源周
波数成分ノイズｐ：ｎ５ｉｔ２πｆ ｔ、 （Ｅ、、は
ノイズの振幅、ｆは電源周波数、ｔは時間である。）が
重畳されているものとすると、パルス（’Ｖｐ）ｎ。
（Ｖｐ）ｎ−１−ｔが与えられたどきの１１時値（’
ＶＴ）”ｐ （ＶＴ ）ｎ＋ｉは、それぞれ（ＶＴ
）ｎ ＝ＶＡ＋Ｅ（ｐｉｎ２ｙｒｆ ｔ −
（Ｊ）（ＶＴ）ｎ＋１＝ＶＡ−１−Ｅ（１ｓｉｎ（２ｙ
ｒｆｔ＋ｙｒ） ・・・（２）の如く表わされる。こ
こで、その平均値Ｖｘ、を考えると、該平均値ＶＸは（
１）、 （２）式より＝ ｖＡ
−°°（３）となり、この関係は、
瞬時値（ＶＴ ）。＋１と（ＶＴ）ｎ＋２等についても
同様である。つまり、電源周波数の半サイクルｆＵにイ
ｑられるアナ「Ｊグミ圧ＶＴの連続する２つの平均値Ｖ
ｚＪ１１、電源周波数成分ノイズ１では焦関係となるこ
とがわかる。したがって、ＣＰＵ１では、第３図（ｂ）
の如きパルス信号Ｖｐを受ける毎に、Ａ／ｒ）変換器２
にブナログ電圧のディジタル信号への変換を行１よりせ
るとともに、連続した２つのディジクル信号の平均値を
演葬することにより、ノイズＩ７１！、分を含まないデ
ィジタル量を得ることができる。この場合、サンプリン
グの周期は電源周波数の１／２となるから、従来方式と
比較して応答性を充分早くすることができる。１よお、
第２図においても、抵抗Ｒ，コンデンザＣかもなるフィ
ルタＦが設けられているカ瓢その時定数は上記応答性を
損わない程度に選択されることは云う迄もない。
ＶＴ）”ｐ （ＶＴ ）ｎ＋ｉは、それぞれ（ＶＴ
）ｎ ＝ＶＡ＋Ｅ（ｐｉｎ２ｙｒｆ ｔ −
（Ｊ）（ＶＴ）ｎ＋１＝ＶＡ−１−Ｅ（１ｓｉｎ（２ｙ
ｒｆｔ＋ｙｒ） ・・・（２）の如く表わされる。こ
こで、その平均値Ｖｘ、を考えると、該平均値ＶＸは（
１）、 （２）式より＝ ｖＡ
−°°（３）となり、この関係は、
瞬時値（ＶＴ ）。＋１と（ＶＴ）ｎ＋２等についても
同様である。つまり、電源周波数の半サイクルｆＵにイ
ｑられるアナ「Ｊグミ圧ＶＴの連続する２つの平均値Ｖ
ｚＪ１１、電源周波数成分ノイズ１では焦関係となるこ
とがわかる。したがって、ＣＰＵ１では、第３図（ｂ）
の如きパルス信号Ｖｐを受ける毎に、Ａ／ｒ）変換器２
にブナログ電圧のディジタル信号への変換を行１よりせ
るとともに、連続した２つのディジクル信号の平均値を
演葬することにより、ノイズＩ７１！、分を含まないデ
ィジタル量を得ることができる。この場合、サンプリン
グの周期は電源周波数の１／２となるから、従来方式と
比較して応答性を充分早くすることができる。１よお、
第２図においても、抵抗Ｒ，コンデンザＣかもなるフィ
ルタＦが設けられているカ瓢その時定数は上記応答性を
損わない程度に選択されることは云う迄もない。
上記の実施例では、？ｌｉ泥電圧Ｖｓの零点と同期して
割込みパルスＶｐを出力するようにしたが、これ＋′、
１．回路措成回路早成するためであって、基本的には電
源周波数の１／２ヅイクルイひに発生させることができ
れば、任意の点を選ぶことができる。また、上記では、
Ａ／Ｄ変換器を用いてＡ／Ｄ変換する場合について説明
したが、Ｄ／Ａ（ディジタル／アナログ）変換器を用い
てＣＩ’Ｕとの協ｆ３ｉＩＩ動作によりＡ／Ｉ）変換を
行なうタイプのものについても、同様にして適用するこ
とができる。
割込みパルスＶｐを出力するようにしたが、これ＋′、
１．回路措成回路早成するためであって、基本的には電
源周波数の１／２ヅイクルイひに発生させることができ
れば、任意の点を選ぶことができる。また、上記では、
Ａ／Ｄ変換器を用いてＡ／Ｄ変換する場合について説明
したが、Ｄ／Ａ（ディジタル／アナログ）変換器を用い
てＣＩ’Ｕとの協ｆ３ｉＩＩ動作によりＡ／Ｉ）変換を
行なうタイプのものについても、同様にして適用するこ
とができる。
以上のように、この発明によれば、簡単な構成により、
応答性を低下させろことなく電源周波数成分ノイズを除
去してＡ／Ｄ変換しうる利点を有するものである。
応答性を低下させろことなく電源周波数成分ノイズを除
去してＡ／Ｄ変換しうる利点を有するものである。
第１図はアナログ入力方式の従来例を示す構成図、第２
図はこの発明の実施例を示す構成図、第３図は第２図の
動作を説明する各部波形図である。 符号説明 １・・・・・・ディジタル処理装置（ＣＩ’Ｕ）、２・
・・・・・Ａ／Ｉ）変換器、３・・・・・・アンプ、４
，４１，４２・・・・・・フィルタ、５−・・・センサ
（アナログ電圧発生源）、６・・・・・・割込みパルス
発生回路、７・・・・・・変成器、８・・・・・・交流
電源 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第 １ 図 第 ２ 目 第 ３１」 ”７ｒ
図はこの発明の実施例を示す構成図、第３図は第２図の
動作を説明する各部波形図である。 符号説明 １・・・・・・ディジタル処理装置（ＣＩ’Ｕ）、２・
・・・・・Ａ／Ｉ）変換器、３・・・・・・アンプ、４
，４１，４２・・・・・・フィルタ、５−・・・センサ
（アナログ電圧発生源）、６・・・・・・割込みパルス
発生回路、７・・・・・・変成器、８・・・・・・交流
電源 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第 １ 図 第 ２ 目 第 ３１」 ”７ｒ
Claims (1)
- 所定の交流電源から給電されて所定のアナログ信号を発
生するアナログ信号発生手段と、該アナログ信号をディ
ジタル信号に変換するアナログ／ディジタル変換器（Ａ
／Ｄ変換器）と、前記交流電源からその半サイクル毎に
所定のパルス信号を発生するパルス発生手段と、該パル
ス信号を受ける毎に前記Ａ／Ｄ変換器に変換動作を実行
させてその結果得られるディジタル信号をサンプリング
するとともに、該変換された各ディジタル信号の連続し
た２つの平均値を演算するディジタル処理装置とを備え
、該平均値をもって前記アナログ信号に対応するディジ
タル信号として記憶することを特徴とするディジクル処
理装置のアナログ入力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9418083A JPS59220830A (ja) | 1983-05-30 | 1983-05-30 | デイジタル処理装置のアナログ入力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9418083A JPS59220830A (ja) | 1983-05-30 | 1983-05-30 | デイジタル処理装置のアナログ入力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59220830A true JPS59220830A (ja) | 1984-12-12 |
Family
ID=14103127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9418083A Pending JPS59220830A (ja) | 1983-05-30 | 1983-05-30 | デイジタル処理装置のアナログ入力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821437B1 (en) | 2009-04-08 | 2010-10-26 | Rosemount Inc. | Line noise analysis and detection and measurement error reduction |
-
1983
- 1983-05-30 JP JP9418083A patent/JPS59220830A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821437B1 (en) | 2009-04-08 | 2010-10-26 | Rosemount Inc. | Line noise analysis and detection and measurement error reduction |
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