JPH07120511A

JPH07120511A - デジタル位相計

Info

Publication number: JPH07120511A
Application number: JP27018293A
Authority: JP
Inventors: Hisao Ishihara; 久男石原
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1993-10-28
Filing date: 1993-10-28
Publication date: 1995-05-12

Abstract

(57)【要約】（修正有）【目的】ノイズを含んだ波形，或いは電圧，電流の振
幅に差があっても安定に動作し、正しい表示を行うこと
のできるディジタル位相計を実現する。【構成】入力電圧ｖ，入力電流ｉがそれぞれ印加され
るレンジ増幅器Ａ_１、Ａ_２、その出力電圧が積分器
Ａ_５、Ａ_６を介して乗算されるアナログ乗算器Ｘ_１、Ｘ
_２よりなる自動ゲイン調整回路ＡＧＣ、自動ゲイン調整
回路ＡＧＣの出力がそれぞれ与えられるゼロクロス・コ
ンパレータＣＯＭＰ_１、ＣＯＭＰ_２よりなるアナログ部
ＡＮＬと、測定周期規定回路９、前記測定周期規定回路
で得られる信号の時間幅Ｔ２を測定する第一のカウンタ
Ｕ_３、位相角に対応した時間の積算値Σｔを測定する第
二のカウンタＵ_４、交流入力の位相角を算出する演算器
ＭＣＵ、フリップ・フロップ回路ＦＦ_４よりなり前記ア
ナログ部を構成する両ゼロクロス・コンパレータの出力
が加えられるロジック部ＬＯＧとを具備した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一周波数の２つの位
相差をデジタル手段を用いて測定するようにしたデジタ
ル位相計に関するものである。

【０００２】

【従来の技術】図４は本願出願人によって開発したデジ
タル位相計の回路構成図で、特願平4-215219号として出
願している。以下、本願発明を説明する前に、図３乃至
図５を用いてこの既出願の位相計について説明する。
尚、図３はその動作原理、図５はタイミング・チャート
を示す図である。図３の動作原理図において、交流電圧
ｖに対する電流ｉの進み又は遅れの位相角をφとし、こ
のφに対応した時間をｔ，測定周期数をｎｐ，測定時間
をＴ２とし、測定時間Ｔ２内におけるｔ時間の合計値を
Σｔとすると、ｎｐ・３６０° ◇ Ｔ２（◇は比例を表す）ｎｐ・φ ◇ Σｔ（◇は比例を表す）の関係が成立するので、位相角φは φ＝（Σｔ／ｎｐ）＝（Σｔ／Ｔ２）・３６０°（単位ＤＥＧ） …（１）で表される。図４に示す既出願の位相計はΣｔとＴ２を
測定することにより、（１）式の演算によって位相角φ
を求めるようにしたものである。

【０００３】図４において、ｖ，ｉは端子２，４より加
えられる同一周波数の交流電圧，及び電流で、変成器Ｐ
Ｔ及びＣＴを介して増幅器１，３に与えられる。５，７
はコンパレータ（ＣＭＰ）で、増幅器１，３の出力を所
定のレベルと比較してそれぞれ方形波信号Ｓ２，Ｓ３を
出力する。

【０００４】８はクロックＳ１を出力する発振器、９は
前記の測定時間Ｔ２を入力電圧ｖ，電流ｉの周期の整数
倍に同期させ、そのＴ２の下限値を規定する測定周期規
定回路で、プログラマブル・タイマーＵ１，フリップ・
フロップＦＦ１，ＦＦ２，及びアンド・ゲートＡＮＤ
１，ＡＮＤ２からなっている。ＭＣＵは演算器で、後述
するタイマー時間Ｔ１はこの演算器により予め設定さ
れ、プログラマブル・タイマーＵ１のトリガ端子ＴＲＧ
に立ち上がりパルスが加えられると、そのＯＵＴ端子が
Ｔ１時間“ロウ”レベルになる様になっている。

【０００５】Ｕ２は測定時間Ｔ２中の交流周期数ｎｐを
カウントする１６ビットのバイナリ・カウンタで、ＡＮ
Ｄ１の出力が“ハイ”レベルの期間、電圧ｖのゼロ・ク
ロス数をカウントする。Ｕ３は前記の時間Ｔ２を測定す
る１６ビットのバイナリ・カウンタで、端子Ｇが“ハ
イ”の期間，発振器８の発振クロックをカウントする。
Ｕ４は測定時間Ｔ２中における進み，または遅れ時間の
合計値Σｔを測定する１６ビットのバイナリ・カウンタ
で、ＲＳＴ入力が“ハイ”の時に発振器８の発振クロッ
クをカウントする。ＦＦ３は交流電圧ｖに対して電流ｉ
の進み，遅れを判別するフリップ・フロップで、そのＱ
出力は進み時“ハイ”，遅れ時“ロウ”レベルとなり、
カウンタＵ４のカウント方向を進み時アップ、遅れ時に
ダウン・カウントする。カウンタＵ２〜Ｕ４より得られ
る周期ｎｐ，測定時間Ｔ２，進み，遅れの各データΣｔ
はそれぞれデータ・バスを介して演算器ＭＣＵに取り込
まれ、この演算器で（１）式の演算が実行され、位相角
φが求められる。

【０００６】このような各部からなる装置の動作を図５
のタイミング・チャートを用いて以下に説明する。な
お、図５に於いて横軸は時刻を表す。ここで、図５の
（６）で示すタイマー時間Ｔ１は演算器ＭＣＵの初期設
定により終了している。演算器ＭＣＵの出力ポート操作
で、ＲＳＴを“ハイ”にして、カウンタＵ４及びＦＦ
２，ＦＦ３のリセットを解除して測定を開始させる（時
刻）。

【０００７】入力電圧ｖが加えられるＣＭＰ５の出力波
形Ｓ２を図５の（３）に、又電流ｉが加えられるＣＭＰ
７の出力波形Ｓ３を図５の（２）に示す。時刻後、Ｃ
ＭＰ５の最初の立ち上がり（時刻）でＦＦ１のＱ出力
が“ハイ”になり（図５の（５））、タイマーＵ１をト
リガする。タイマーＵ１はトリガが加えられると、最初
のクロックＳ１に同期してＯＵＴ端子の信号が“ロウ”
になる（図５の（６））。Ｔ１期間中はＦＦ２はリセッ
ト状態が維持される（図５の（１０））。

【０００８】時刻から時間Ｔ１が経過し時刻になる
と、タイマーＵ１のＯＵＴ信号は“ハイ”になる（図５
の（６））。一方、この時ＦＦ１のＱ出力は“ハイ”で
あるので（図５の（５））、ＡＮＤ２の２つの入力は共
に“ハイ”となる。従って、ＦＦ２のＲ信号は“ハイ”
となり（図５の（１０））、ＦＦ２のリセット状態は解
除される。

【０００９】時刻でリセット状態が解除されたＦＦ２
へ、時刻でＣＭＰ５からの信号Ｓ２の立ち上がりエッ
ジが加えられ、ＦＦ２のＱ出力は“ハイ”，Ｑバー出力
は“ロウ”になる（図５の（８，９））。

【００１０】ＡＮＤ１は、ＦＦ１のＱ出力（図５の
（５））とＦＦ２のＱバー出力（図５の（８））の論理
積演算を行っているので、ＡＮＤ１の出力Ｓ４は（図５
の（７））の波形となる。即ち、カウントイネーブル信
号Ｓ４は、図５の（７）で示す如く、時刻における信
号Ｓ２の立ち上がりエッジから、期間Ｔ１が終了した後
の信号Ｓ２の最初の立ち上がりエッジまでの期間Ｔ２に
おいて、“ハイ”となる波形となる。

【００１１】図３において、ｔ１，ｔ２，…，ｔｎで示
す進み，又は遅れの時間は、入力電圧ｖが（＋）で、電
流ｉが（−）の期間であるから、ＣＭＰ７で得られる信
号Ｓ３をインバータＩＮＶ２より反転させたものと、信
号Ｓ２とをＡＮＤ３により論理積演算することで、図３
のｔ１，ｔ２，…，ｔｎに相当する期間（図５の
（３））“ハイ”となる信号Ｓ７が得られる。

【００１２】ＡＮＤ４は発振器８の出力クロックＳ１
と、ＡＮＤ１の出力Ｓ４及びＡＮＤ３の出力Ｓ７とを導
入して論理積演算をすることで、図５の（４）の波形を
出力する。即ち、ＡＮＤ４は図３に示すＴ２期間中にお
けるｔ１，ｔ２，…，ｔｎの各区間においてゲートを開
き、クロックＳ１をカウンタＵ４に加える。その結果、
このカウンタＵ４で図５の（４）に示すクロックＳ５の
総発生数Σｔが計数される。尚、カウンタＵ４はＦＦ３
のＱ出力により計数方向が制御される。即ち、ＦＦ３の
Ｑ出力が“ロウ”のとき”遅れ”でダウンモードとな
り、“ハイ”のとき“進み”でアップ・モードとなる
（図５の（１））。

【００１３】演算器ＭＣＵはＴ２期間が終了すると、カ
ウンタＵ４の出力データΣｔを読出し、このΣｔのＭＳ
Ｂが“０”なら進み、“１”なら遅れを表すことにな
る。時刻の時に、ＦＦ２のＱ出力が“ハイ”となり
（図５の（９））、演算器ＭＣＵに割り込みがかかる。
演算器ＭＣＵに割り込みがかかると、ＭＣＵは以下の処
理を行う。カウンタＵ２のデータＤ２（ｎｐ）を読み取り、内
部に取り込んだ後、Ｕ２をクリアする。カウンタＵ３のデータＤ３（Ｔ２）を読み取り、内
部に取り込んだ後、Ｕ３をクリアする。カウンタＵ４のデータＤ４（Σｔ）を読み取り、内
部に取り込む。これらのデータを基にして（１）式の演算を行な
い、位相角φを求め、これを表示する。

【００１４】このような構成の位相計は汎用のロジック
ＩＣで構成することができるので低価額で信頼性の高い
位相計として前記のように既に出願されているが、１．入力電圧ｖ，電流ｉが測定中に無入力になり、この
状態が継続する場合、割り込みが発生しないので、前回
の測定値を表示したままで、無入力表示に切り換わらな
い。２．上記１で再び入力を入れた場合、測定時間中の位相
角に相当するクロックが欠けるので、最初の一回目の測
定値が大きな誤差となる。３．動作限界以下の低周波が入力されたとき、カウンタ
がオーバーフローしてしまい、測定値が誤って表示され
るが、これはエラー表示にはならない。等の問題があることがわかった。

【００１５】そこで、本願出願人は、上記１〜３の問題
点を解決するために改良を施し、特願平５−９００７１
号「デジタル位相計」として別途出願している。図６は
特願平５−９００７１号で提案した回路構成図である。
以下この図６に付いて説明するが、図４と同一部分は図
４と同一符号を付してそれらの再説明はは省略する。図
６において、Ｕ３１は測定時間Ｔ２を測定するキャリー
（ＣＹ）付きの１６ビット・バイナリ・カウンタ、ＦＦ
４はフリップ・フロップ、ＯＲ１はオア・ゲートであ
る。カウンタＵ３１のキャリー端子ＣＹはＦＦ４のクロ
ック端子に接続されている。ＦＦ４のＤ端子は“ハイ”
となっており、このＦＦ４とＦＦ２のＱ出力端子はＯＲ
１を介して演算器ＭＣＵのＩＮＴ端子に接続され、又Ｆ
Ｆ４のＱ出力端子は演算器ＭＣＵの入力ポート２に接続
されている。

【００１６】このような構成に係わる図６の位相計につ
いてその動作を図７のタイミング・チャートを用いて説
明すると次の如くなる。なお、図６の位相計の動作は基
本的には図４の回路と同じであるので、その同じ部分は
図７のタイミング・チャートに図５のタイミング・チャ
ートと同じ記号を付してそれらの再説明は省略する。

【００１７】正常割り込みの場合。図６におけるカウンタＵ３１のキャリー出力ＣＹは“ハ
イ”で（図７の（８））ある。その結果、ＦＦ４はトグ
ルされないので、ＦＦ４のＱ出力は“ロウ”レベルとな
っている。ＦＦ２のＱ出力が“ハイ”の場合、割り込み
がかかる。図４で説明した如く、時刻の時ＦＦ２のＱ
出力は“ハイ”となり（図７の（６））、演算器ＭＣＵ
に割り込みがかかる。この場合、演算器ＭＣＵはポート
２を読み込むと“０”なので、図４で説明した如く正常
割り込みの処理を行い、ｎｐ，Ｔ２，Σｔのデータを読
み込み、（１）式の演算を行う。

【００１８】オーバーフロー割り込みの場合。時刻でカウンタＵ３１がオーバーフローしたようなと
き、カウンタＵ３１のキャリーＣＹ出力は図７の（８）
で示す如く発振器８の発振クロックの１個分“ハイ”→
“ロウ”となり、ＦＦ４をトグルする。その結果、ＦＦ
４のＱ出力は“ハイ”となり、演算器ＭＣＵに割り込み
がかかる。この場合、演算器ＭＣＵはポート２を読み込
むと“１”なので、オーバーフローと判断し、演算器Ｍ
ＣＵはオーバーフロー割り込み処理（カウンタＵ２〜Ｕ
４のダミー読み込みとクリア及びリードと、ｎｐ，Ｔ
２，Σｔのデータをゼロとする）を行う。

【００１９】なお、オーバーフロー時はｎｐ，Ｔ２，Σ
ｔのデータがゼロなので、位相角φの演算ルーチンでゼ
ロによる割算となってエラーとなるので、この時は表示
を無入力，例えば……にするようにすればよい。

【００２０】図６の位相計においては、測定時間をカウ
ントするカウンターをキャリー出力付きのものにするこ
とにより、このキャリー出力による割り込みが，例えば
使用するカウンタを実施例のように１６ビットのバイナ
リカウンタとし、カウント・クロックを２０μＳとした
場合、２¹⁶×２０μＳ＝１．３ｓｅｃで得られる。無入
力乃至ほぼ０．７Ｈｚ以下の低周波入力の場合、演算器
ＭＣＵはこの割り込みにより無入力表示にすることがで
きるので、誤表示せず、正しい表示にする事が出来る。

【００２１】このように改良された位相計においては、
汎用の部品で構成され、しかも測定中に無入力で終了，
或いは動作限界以下の低周波の入力でも誤動作せず、正
しい表示を行うことのできる。しかし、種々研究し，且
つ実験した結果、このように改良された「位相計」にお
いても、なお下記のような問題点が有ることが分かっ
た。

【００２２】即ち、図６の位相計に用いられるゼロクロ
ス・コンパレータ５，７にはヒステリシスのないものが
用いられているが、このようにゼロクロス・コンパレー
タにヒステリシスを付けない場合、測定対象の電力線に
は一般的に各種のノイズが含まれているので、このノイ
ズを含んだ波形によりゼロクロス点でコンパレータが激
しく切り換わることになり、ゼロクロス点に依存するこ
の方式の原理上、誤動作をしてしまう。このようにノイ
ズを含んだ波形でも誤動作しないようにする為に、ゼロ
クロス・コンパレータ５，７に単にヒステリシス付ける
と次のような問題が生じる。

【００２３】即ち、被測定の電圧ｖ，電流ｉの振幅は一
定ではなく、相互に差が有る場合にはｖ，ｉのそれぞれ
の変化量ｄｖ／ｄｔが異なるので、例えば図８に示すよ
うに位相角が本来ゼロであるものが、スレッシホールド
（＋Ｖｔｈ，−Ｖｔｈ）を超えてコンパレータ５，７の
出力が反転する点Ｐ１，ｐ２になり、これをゼロクロス
点として認識するので位相角の誤差Φを持ってしまう。

【００２４】

【発明が解決しようとする課題】本発明の目的は、上記
の問題点を解決したもので、ノイズを含んだ波形，或い
は被測定の電圧，電流の振幅に差があっても安定に動作
し、且つ汎用の部品で構成され、しかも測定中に無入力
で終了，或いは動作限界以下の低周波の入力でも誤動作
せず、正しい表示を行うことのできるディジタル位相計
を実現する事を目的にする。

【００２５】

【課題を解決するための手段】本発明は、入力電圧ｖ，
入力電流ｉがそれぞれ印加されるレンジ増幅器、これら
のレンジ増幅器の出力がＸ入力端子に加えられその出力
電圧が積分器を介してＹ入力端子加えられてＸ・Ｙの乗
算をそれぞれ行うアナログ乗算器よりなる自動ゲイン調
整回路、これら自動ゲイン調整回路の出力がそれぞれ与
えられるゼロクロス・コンパレータよりなり、電流入力
側の積分器の比較入力として電圧側自動ゲイン調整回路
の出力を加えるようにしたアナログ部と、測定時間を入
力交流の周期の整数倍に規定する測定周期規定回路、キ
ヤリー出力付きで前記測定周期規定回路で得られる信号
の時間幅Ｔ２を測定する第一のカウンタ、この時間幅Ｔ
２内において進みまたは遅れの位相角に対応した時間の
積算値Σｔを測定する第二のカウンタ、前記第一と第二
のカウンタで得られたデータから交流入力の位相角を算
出する演算器、及び前記第一のカウンタのキヤリー出力
端子がそのクロック入力端子に接続されその出力を前記
演算器の入力ポートに接続してなるフリップ・フロップ
回路よりなり、前記アナログ部を構成する両ゼロクロス
・コンパレータの出力が加えられるロジック部とを具備
したものである。

【００２６】

【作用】このような本発明では、レンジ増幅器の出力と
ゼロクロス・コンパレータの間にそれぞれ挿入された自
動ゲイン調整回路を備え、電流側自動ゲイン調整回路の
比較入力として電圧側自動ゲイン調整回路の出力を接続
することにより、ゼロクロス・コンパレータとしてヒス
テリシス特性のあるものを用いることができる。

【００２７】

【実施例】以下図面を用いて本発明を説明する。図１は
本発明に係わる位相計の一実施例を示した回路構成図で
ある。図１において、ｖ，ｉは端子２，４より加えられ
る同一周波数の交流電圧，及び電流を示すもので、それ
ぞれレンジ増幅器Ａ１，Ａ２に加えられて増幅される。
Ｘ１，Ｘ２はそれぞれアナログ乗算器（以下、単に乗算
器という）で、両乗算器の一方の入力端子Ｘにはレンジ
増幅器Ａ１，Ａ２の出力が加えられている。Ａ３，Ａ４
は乗算器Ｘ１，Ｘ２によりスケールダウンしたレベルを
最終的に所望のレベルに増幅する為の増幅器、Ａ５，Ａ
６はそれぞれ抵抗Ｒ１，Ｒ２とコンデンサＣ１，Ｃ２，
及び出力レベル設定用の可変抵抗器ＶＲ１で構成した積
分器である。可変抵抗器ＶＲ１は積分器Ａ５，Ａ６の出
力電圧Ｅ３ｖ，及びＥ３ｉが所望のレベルになるように
調整するものである。積分器Ａ５の出力端は乗算器Ｘ１
のＹ入力端に接続され、積分器Ａ６の出力端はダイオー
ドＤ１を介して乗算器Ｘ２のＹ入力端に接続されてい
る。ダイオードＤ１は乗算器Ｘ２のＹ入力として（＋）
入力が加わらなくする為のもので、仮に（＋）入力が加
わるとフイードバックが逆になり、収束しなくなる。

【００２８】ＣＭＰ１，ＣＭＰ２はゼロクロス・コンパ
レータ、ＳＷ１，ＳＷ２はＦＥＴ等で構成され、スレッ
シホールドレベル（±Ｖｔｈ）を切り換える為のスイッ
チである。ＲＥ１，ＲＥ２は演算増幅器２段による絶対
値回路等で構成した全波整流回路、Ｆ１，Ｆ２は全波整
流回路ＲＥ１，ＲＥ２の出力のリップルを除去する為の
平滑回路である。乗算器Ｘ１の出力端Ｗは増幅器Ａ３を
介してゼロクロス・コンパレータＣＭＰ１の（−）入力
端に接続されると共に、全波整流回路ＲＥ１と平滑回路
Ｆ１の直列回路を介して積分器Ａ５の（−）入力端子に
接続されている。又、乗算器Ｘ２の出力端は増幅器Ａ４
を介してゼロクロス・コンパレータＣＭＰ２の（−）入
力端に接続されると共に、全波整流回路ＲＥ２と平滑回
路Ｆ２の直列回路を介して積分器Ａ６の（−）入力端子
に接続されている。積分器Ａ６の（＋）入力端子は前記
平滑回路Ｆ１の出力端に接続されている。

【００２９】ＩＦ１，ＩＦ２は、ＦＥＴ或いはトランジ
スタ等で構成したインタフェース回路で、それぞれゼロ
クロス・コンパレータＣＭＰ１，ＣＭＰ２の出力が加え
られている。これらのインタフェース回路はコンパレー
タＣＭＰ１，ＣＭＰ２の出力のアナログレベルをそれぞ
れロジックレベルに変換する為のものである。このイン
タフェース回路ＩＦ１，ＩＦ２の出力端はそれぞれスイ
ッチＳＷ１，ＳＷ２を介してコンパレータＣＭＰ１，Ｃ
ＭＰ２の（＋）入力端に接続されると共に、ロジック回
路ＬＯＧに接続されている。ロジック回路ＬＯＧは先に
説明した図６のロジック部分と全く同一の回路構成であ
るので、このロジック回路の説明及び動作の説明を省略
する。次に、本発明によって付加したアナログ回路部分
ＡＮＬの動作を説明する。

【００３０】被測定入力ｖ，ｉはそれぞれ増幅器Ａ１，
Ａ２を介して乗算器Ｘ１，Ｘ２のＸ端子に加えられてい
る。乗算器Ｘ１，Ｘ２のＹ端子には積分器Ａ５，Ａ６の
出力が加えられている。このように入力が加えられてい
る乗算器Ｘ１の演算式はｗ＝（Ｘ・Ｙ）／１０であるの
で、乗算器Ｘ１の出力ｅ２＝（ｅ１・Ｅ３）／１０とな
り、増幅器Ａ３の出力ｅ３は、ｅ３＝−ｅ２・Ａ＝−（ｅ１・Ｅ３／１０）・Ａ …（１）となる。同様に、増幅器Ａ４の出力ｅ３’はｅ３’＝−ｅ２’・Ａ＝−（ｅ１・Ｅ３／１０）・Ａ …（２）となる。

【００３１】積分器Ａ５とＡ６はそれぞれ一対の抵抗と
一対のコンデンサを有し、二段傾斜の積分特性を持つも
のである。即ち、入力が大きい時には傾斜が急になり、
入力が小さくなるに従って傾斜が緩くなる動作を行う。
平滑回路Ｆ１の出力をＥ１，平滑回路Ｆ２の出力をＥ
１’、可変抵抗器ＶＲ１より得られる電圧をＥ２とする
と、ｖ側の積分器Ａ５の入力ｅｉはｅｉ＝Ｅ２−Ｅ１，
ｉ側の積分器Ａ６の入力はｅｉ＝Ｅ１−Ｅ１’となる。
全波整流回路ＲＥ１，ＲＥ２と、平滑回路Ｆ１，Ｆ２に
はそれぞれその内部構成のＣ・Ｒにより時定数を有し、
ｅ３とＥ１間，ｅ３’とＥ１’間にはそれぞれｔｄの遅
れを有する。

【００３２】ここで、乗算器Ｘ１と積分器Ａ５、乗算器
Ｘ２と積分器Ａ６はそれぞれ自動ゲイン調整回路（以
下、ＡＧＣ回路という）を構成しているが、以下乗算器
Ｘ１と積分器Ａ５で構成される電圧ｖ側のＡＧＣｖ回路
について図２の波形図を基にしてその動作を説明すると
次のごとくなる。被測定入力ｖが図２の（イ）のの部
分で示す如く小さい場合（電源オン直後からの場合で説
明）、平滑回路Ｆ１の出力Ｅ１は最初からゼロであるの
で、積分器Ａ５に加えられる電圧ｅｉは（＋）に大であ
り、その結果積分器Ａ５は急傾斜で積分を開始し、その
出力電圧Ｅ３ｖは（ニ）図で示す如くなる。乗算器Ｘ１
のＹ入力にはこの電圧Ｅ３ｖが加えられているので、増
幅器Ａ３の出力電圧ｅ３は前記した（１）式の結果によ
り、図２の（ロ）で示す如く推移する。

【００３３】増幅器Ａ３の出力ｅ３は全波整流回路ＲＥ
１及び平滑回路Ｆ１を介してフイードバックされる。こ
のフイードバックにより、積分器Ａ５の入力電圧ｅｉが
小さくなるとこの積分器の出力Ｅ３ｖの傾斜は緩くな
り、電圧ｅｉは増幅器Ａ３の出力電圧ｅ３ｖに対する遅
れｔｄをもって電圧ｅｉの極性が反転する。増幅器Ａ３
の出力電圧ｅ３の変化分に対して、平滑回路Ｆ１の変化
分を小さくすることにより、ループはやがて収束し、ｅ
３，ｅｉ及びＥ３はそれぞれ図の如くなる。

【００３４】次に、被測定電圧ｖの値が大きくなり、増
幅器Ａ１の出力ｅ１が図２（イ）ので示す如くフルス
ケール値（ＦＳ）になった場合について説明する。乗算
器Ｘ１のＸ入力がステップ状に増加するので、増幅器Ａ
３の出力電圧ｅ３は図２の（ロ）の如くなる。積分器Ａ
５の入力電圧ｅｉは（−）に大となり、積分器Ａ５は急
傾斜で積分を開始し、積分器出力Ｅ３ｖは（ニ）図で示
す如くなる。以後はで説明した動作と同様になり、ル
ープが収束する。

【００３５】以上の如く、電圧側ＡＧＣ回路が動作し、
積分器Ａ５と乗算器Ｘ１で構成されるＡＧＣｖ回路の作
用により、増幅器Ａ３の出力電圧ｅ３ｖは被測定入力ｖ
の大小に係わらず、一定の値が得られる。ここで、平滑
回路Ｆ１の出力電圧Ｅ１が電流入力ｉ側のＡＧＣｉ回路
における積分器Ａ６の（＋）入力に加えられて比較基準
となつているので、電流入力ｉ側は電圧Ｅ１に追従して
収束する。即ち、ｅ２＝ｅ２’，ｅ３＝ｅ３’，Ｅ１＝
Ｅ１’となる。従って、交流の変化量ｄｖ／ｄｔは電圧
入力ｖ側と電流入力ｉ側とで等しくなる。

【００３６】次に、ゼロクロス・コンパレータＣＭＰ
１，ＣＭＰ２の動作に付いて説明する。増幅器Ａ３の出
力電圧ｅ３（ｅ３’）が（−）側から増大し、ｅ３＞＋
Ｖｔｈ（ｅ３’＞＋Ｖｔｈ’）に達すると、インターフ
ェース回路ＩＦ１（ＩＦ２）を介してコンパレータＣＭ
Ｐ１（ＣＭＰ２）より得られるロジック・レベルは
（Ｈ）となり、スイッチＳＷ１（ＳＷ２）を−Ｖｔｈに
切り換える。一方、増幅器Ａ３の出力電圧ｅ３（ｅ
３’）が（＋）側から減少し、ｅ３＜−Ｖｔｈ（ｅ３’
＜−Ｖｔｈ’）に達するとインターフェース回路ＩＦ１
（ＩＦ２）より得られるロジック・レベルは（Ｌ）とな
り、スイッチＳＷ１（ＳＷ２）は＋Ｖｔｈに切り換えら
れる。

【００３７】以上説明したように、増幅器Ａ３（Ａ４）
の出力電圧ｅ３（ｅ３’）が一定した大きな値とするこ
とが出来るので、ゼロクロス・コンパレータＣＭＰ１，
ＣＭＰ２としてヒステリシス・コンパレータを用いるこ
とができ、しかも大きめのヒステリシスを付けることが
可能となり、（ノイズレベル＜ヒステリシス値）とする
ことが出来る。その結果、ノイズによる誤動作を無くす
ことができる。また、コンパレータＣＭＰ１，ＣＭＰ
２のスレッシホールド電圧＋Ｖｔｈ，−Ｖｔｈを共通に
する事で、ｖ側とｉ側のゼロクロス認識のレベルが等し
くすることができ、図８で説明したヒステリシスの不一
致による位相角誤差を無くすことができる。

【００３８】なお、ヒステリシス±Ｖｔｈはコンパレー
タＣＭＰ１，ＣＭＰ２の回路と分離した別の基準電圧に
より生成すると、スレッシホールド・レベルを安定化す
る事ができ、周波数が高くても（ｄｖ／ｄｔが大き
い）、精度良く位相角を測定することができる。

【００３９】このように、ノイズに影響されないゼロク
ロス・コンパレータＣＭＰ１，ＣＭＰ２の出力がロジッ
ク回路ＬＯＧに加えられ、このロジック回路は図６で説
明した如く動作し、これにより電圧ｖと電流ｉの位相角
φを測定することができる。

【００４０】

【発明の効果】本発明によれば、デジタル位相計におけ
る入力回路部を、レンジ増幅器の出力とゼロクロス・コ
ンパレータの間に自動ゲイン調整回路をそれぞれ挿入
し、電流側の自動ゲイン調整回路の比較入力として電圧
側自動ゲイン調整回路の出力を接続するように構成した
ので、ゼロクロス・コンパレータとしてヒステリシス特
性のあるものを用いることができ、その結果ノイズを含
んだ入力波形或いは被測定の電圧・電流入力の振幅に差
があっても、安定して、且つ誤差が少なく、しかも汎用
の部品で構成され、測定中に無入力で終了，或いは動作
限界以下の低周波の入力でも誤動作せず、正しい表示を
行うことのできるデジタル位相計を実現する事が出来
る。

【図面の簡単な説明】

【図１】本発明の位相計に係わる一実施例を示した回路
構成図である。

【図２】図１の位相計の動作を説明する為のタイミング
・チャートである。

【図３】本発明の位相計の動作原理を説明するための波
形図である。

【図４】本発明の位相計を説明する為の回路構成図であ
る。

【図５】図４の位相計の動作を説明する為のタイミング
・チャートである。

【図６】本発明の位相計を説明する為の回路構成図であ
る。

【図７】図６の位相計の動作を説明する為のタイミング
・チャートである。

【図８】図６の位相計の動作を説明する為の図である。

【符号の説明】

Ａ１，Ａ２レンジ増幅器Ｘ１，Ｘ２アナログ乗算器Ａ５，Ａ６積分器ＲＥ１，ＲＥ２全波整流回路Ｆ１，Ｆ２平滑回路ＡＧＣ自動ゲイン調整回路ＣＭＰ１，ＣＭＰ２ゼロクロス・コンパレータ９測定周期規定回路Ｕ２〜Ｕ４カウンタＭＣＵ演算器ＦＦ４フリップ・フロップｖ交流電圧ｉ交流電流

Claims

【特許請求の範囲】

【請求項１】入力電圧ｖ，入力電流ｉがそれぞれ印加さ
れるレンジ増幅器、これらのレンジ増幅器の出力がＸ入
力端子に加えられその出力電圧が積分器を介してＹ入力
端子加えられてＸ・Ｙの乗算をそれぞれ行うアナログ乗
算器よりなる自動ゲイン調整回路、これら自動ゲイン調
整回路の出力がそれぞれ与えられるゼロクロス・コンパ
レータよりなり、電流入力側の積分器の比較入力として
電圧側自動ゲイン調整回路の出力を加えるようにしたア
ナログ部と、測定時間を入力交流の周期の整数倍に規定する測定周期
規定回路、キヤリー出力付きで前記測定周期規定回路で
得られる信号の時間幅Ｔ２を測定する第一のカウンタ、
この時間幅Ｔ２内において進みまたは遅れの位相角に対
応した時間の積算値Σｔを測定する第二のカウンタ、前
記第一と第二のカウンタで得られたデータから交流入力
の位相角を算出する演算器、及び前記第一のカウンタの
キヤリー出力端子がそのクロック入力端子に接続されそ
の出力を前記演算器の入力ポートに接続してなるフリッ
プ・フロップ回路よりなり、前記アナログ部を構成する
両ゼロクロス・コンパレータの出力が加えられるロジッ
ク部とを具備したデジタル位相計。