JPH02207324A - 半導体処理装置 - Google Patents
半導体処理装置Info
- Publication number
- JPH02207324A JPH02207324A JP2920089A JP2920089A JPH02207324A JP H02207324 A JPH02207324 A JP H02207324A JP 2920089 A JP2920089 A JP 2920089A JP 2920089 A JP2920089 A JP 2920089A JP H02207324 A JPH02207324 A JP H02207324A
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- circuit
- period
- analog
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- timing signal
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- 230000004044 response Effects 0.000 claims abstract description 5
- 238000006243 chemical reaction Methods 0.000 claims description 22
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000004364 calculation method Methods 0.000 abstract description 2
- 230000010354 integration Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000004904 shortening Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アナログ信号の積分を行うためのアナログ信
号の積分装置に関する。
号の積分装置に関する。
従来の技術
一般にビデオテープレコーダなどのトラッキング制御に
おいては、アナログ信号である映像信号の大きさを積分
して、一定期間における平均値を求める必要がある。前
記映像信号などのように連続的に変化するアナログ信号
の一定期間における面積および平均値を算出する場合、
−ｉ的にはアナログ−デジタル変換器を備えたマイクロ
コンピュータなどが用いられる。アナログ信号の面積を
算出するときは上記マイクロコンピュータを用い、タイ
マまたはプリスケーラと称される回路などによって一定
の時間間隔毎にタイミング信号を作成し、このタイミン
グ信号毎にアナログ−デジタル変換を行い、その結果を
マイクロコンピュータ内のメモリに記憶し、このメモリ
に記憶されたデータを演算処理部などによって一度にも
しくはアナログ−デジタル変換毎に加算するなどの方法
によって面積が算出される。
おいては、アナログ信号である映像信号の大きさを積分
して、一定期間における平均値を求める必要がある。前
記映像信号などのように連続的に変化するアナログ信号
の一定期間における面積および平均値を算出する場合、
−ｉ的にはアナログ−デジタル変換器を備えたマイクロ
コンピュータなどが用いられる。アナログ信号の面積を
算出するときは上記マイクロコンピュータを用い、タイ
マまたはプリスケーラと称される回路などによって一定
の時間間隔毎にタイミング信号を作成し、このタイミン
グ信号毎にアナログ−デジタル変換を行い、その結果を
マイクロコンピュータ内のメモリに記憶し、このメモリ
に記憶されたデータを演算処理部などによって一度にも
しくはアナログ−デジタル変換毎に加算するなどの方法
によって面積が算出される。
さらにアナログ信号の平均値を算出する場合には、アナ
ログ−デジタル変換を行った回数を計数し、この計数値
で前記加算結果を割ることによって平均値が求められる
。
ログ−デジタル変換を行った回数を計数し、この計数値
で前記加算結果を割ることによって平均値が求められる
。
発明が解決しようとする課題
上述のアナログ−デジタル変換器を備えたマイクロコン
ピュータにおいては、アナログ−デジタル変換処理以外
の制御処理も行っている。したがってアナログ−デジタ
ル変換処理においては、割込み機能が使用されることが
多く、このため割込み処理毎に演算処理部においてレジ
スタの一時待避などの手続きが必要であり、演算処理部
の他の演算処理に割当てられる時間が制限される。
ピュータにおいては、アナログ−デジタル変換処理以外
の制御処理も行っている。したがってアナログ−デジタ
ル変換処理においては、割込み機能が使用されることが
多く、このため割込み処理毎に演算処理部においてレジ
スタの一時待避などの手続きが必要であり、演算処理部
の他の演算処理に割当てられる時間が制限される。
アナログ信号の積分の精度を向上させるためには、タイ
ミング信号の発生間隔を短くして、アナログ−デジタル
変換のサンプリング回数を増加させる必要があるが、演
算処理部において他の演算処理を行う必要があるために
、サンプリング回数の増加には限度がある。さらに、割
込み機能を多く使用する場合、たとえば多重割込み処理
を行った場合や、演算処理部による算出ルーチンなどが
異なった場合などは、タイミング信号の発生間隔にばら
つきが生じ、アナログ信号の積分の精度に悪影響を与え
ていた。
ミング信号の発生間隔を短くして、アナログ−デジタル
変換のサンプリング回数を増加させる必要があるが、演
算処理部において他の演算処理を行う必要があるために
、サンプリング回数の増加には限度がある。さらに、割
込み機能を多く使用する場合、たとえば多重割込み処理
を行った場合や、演算処理部による算出ルーチンなどが
異なった場合などは、タイミング信号の発生間隔にばら
つきが生じ、アナログ信号の積分の精度に悪影響を与え
ていた。
また、割込み機能を使用しない場合は、アナログ信号の
面積を算出するまでの間、演算処理部はアナログ信号の
積分に関する演算処理だけを行うため、他の演算処理を
行うことができないという問題点がある。
面積を算出するまでの間、演算処理部はアナログ信号の
積分に関する演算処理だけを行うため、他の演算処理を
行うことができないという問題点がある。
上述の問題点を解決するために、アナログ信号の積分に
関する処理を他の集積回路で行うようにすることもでき
るけれども、この場合は複数の集積回路が必要となる。
関する処理を他の集積回路で行うようにすることもでき
るけれども、この場合は複数の集積回路が必要となる。
このため回路構成が複雑化し、また部品点数の増加によ
って製造におけるコストが高くなるという問題点がある
。
って製造におけるコストが高くなるという問題点がある
。
本発明の目的は、処理回路の他の演算処理に影響を与え
ずに、アナログ信号の積分を行うことができるアナログ
信号の積分装置を提供することである。
ずに、アナログ信号の積分を行うことができるアナログ
信号の積分装置を提供することである。
課題を解決するための手段
本発明は、演算処理を行い、積分すべき第１期間を表す
信号を導出する処理回路と、 前記第１期間未満の第２期間毎に、周期的なタイミング
信号を発生させるタイミング信号発生回路と、 タイミング信号発生回路のタイミング信号に応答して、
アナログ信号をデジタル値に変換するアナログ−デジタ
ル変換回路と、 アナログ−デジタル変換回路からのデジタル値を前記第
１期間に亘って加算して積分し、その加算結果またはそ
の加算結果に関連する値を表す信号を前記処理回路に与
える積分回路とを合むことを特徴とするアナログ信号の
積分装置である。
信号を導出する処理回路と、 前記第１期間未満の第２期間毎に、周期的なタイミング
信号を発生させるタイミング信号発生回路と、 タイミング信号発生回路のタイミング信号に応答して、
アナログ信号をデジタル値に変換するアナログ−デジタ
ル変換回路と、 アナログ−デジタル変換回路からのデジタル値を前記第
１期間に亘って加算して積分し、その加算結果またはそ
の加算結果に関連する値を表す信号を前記処理回路に与
える積分回路とを合むことを特徴とするアナログ信号の
積分装置である。
作 用
本発明に従えば、処理回路は積分すべき第１期間を表す
信号を導出し、該信号をタイミング信号発生回路に与え
る。タイミング信号発生回路は前記第１期間未満の第２
期間毎に、周期的なタイミング信号を発生させ、このタ
イミング信号をアナログ−デジタル変換回路に与える。
信号を導出し、該信号をタイミング信号発生回路に与え
る。タイミング信号発生回路は前記第１期間未満の第２
期間毎に、周期的なタイミング信号を発生させ、このタ
イミング信号をアナログ−デジタル変換回路に与える。
アナログ−デジタル変換回路は前記タイミング信号に応
答して、入力されるアナログ信号をデジタル値に変換す
る。
答して、入力されるアナログ信号をデジタル値に変換す
る。
このデジタル値は積分回路に与えられ、積分回路ではア
ナログ−デジタル変換回路からのデジタル値を前記第１
期間に亘って加算して積分し、その加算結果またはその
加算結果に関連する値を表す信号を前記処理回路に与え
る。
ナログ−デジタル変換回路からのデジタル値を前記第１
期間に亘って加算して積分し、その加算結果またはその
加算結果に関連する値を表す信号を前記処理回路に与え
る。
このようにアナログ信号の積分値を求めるときは、処理
回路から積分すべき第１期間を表す信号をタイミング信
号発生回路に与えるだけで、自動的に積分値を求めるこ
とができる。また、タイミング信号発生回路において発
生させるタイミング信号の発生間隔、すなわち第２期間
を短くすることによって積分の精度が向上する。
回路から積分すべき第１期間を表す信号をタイミング信
号発生回路に与えるだけで、自動的に積分値を求めるこ
とができる。また、タイミング信号発生回路において発
生させるタイミング信号の発生間隔、すなわち第２期間
を短くすることによって積分の精度が向上する。
実施例
第１図は本発明の一実施例であるアナログ信号の積分装
′Ｉ１１の回路図であり、第２図はアナログ信号の積分
装置１の動作を説明するためのタイミングチャートであ
る。アナログ信号の積分装ｒ！ｔ１においては装置全体
が処理回路２による制御を受けており、処理回路２と後
述する他の回路とのデ−タの転送はデータバス３によっ
て行われている。
′Ｉ１１の回路図であり、第２図はアナログ信号の積分
装置１の動作を説明するためのタイミングチャートであ
る。アナログ信号の積分装ｒ！ｔ１においては装置全体
が処理回路２による制御を受けており、処理回路２と後
述する他の回路とのデ−タの転送はデータバス３によっ
て行われている。
第２０ｉｌｌ（１）に示されるように連続的に変化する
アナログ信号Ｓ１は、入力端子４から入力され、ライン
１１を介してアナログ−デジタル変換回路５に入力され
る。
アナログ信号Ｓ１は、入力端子４から入力され、ライン
１１を介してアナログ−デジタル変換回路５に入力され
る。
処理回路２は、カウンタ６に対してはライン１２を介し
てアナログ−デジタル変換の回数を設゛定し、またタイ
ミング信号発生回路７に対してはラインＩ３を介してタ
イミング信号Ｓ３の発生間隔を設定する０本実施例にお
いては、アナログ−デジタル変換の回数は１５回であり
、タイミング信号Ｓ３の発生間隔である第２期間は第２
図示の期間Ｔ２である。したがって積分すべき第１期間
は。
てアナログ−デジタル変換の回数を設゛定し、またタイ
ミング信号発生回路７に対してはラインＩ３を介してタ
イミング信号Ｓ３の発生間隔を設定する０本実施例にお
いては、アナログ−デジタル変換の回数は１５回であり
、タイミング信号Ｓ３の発生間隔である第２期間は第２
図示の期間Ｔ２である。したがって積分すべき第１期間
は。
第２図示の期間Ｔ１となる。さらに処理回路２は、第２
図（５）に示されるように、アナログ−デジタル変換処
理の開始時刻である時刻ｔ１において、リセット信号Ｓ
２をライン１４を介してレジスタ８に与える。このリセ
ット信号Ｓ２によってレジスタ８はリセットされる。
図（５）に示されるように、アナログ−デジタル変換処
理の開始時刻である時刻ｔ１において、リセット信号Ｓ
２をライン１４を介してレジスタ８に与える。このリセ
ット信号Ｓ２によってレジスタ８はリセットされる。
クロック発生回路１０からのクロック信号はタイミング
信号発生回路７に与えられ、タイミング信号発生回路７
はクロック信号に基づいて処理回路２によって設定され
た第１期間Ｔ１毎にタイミング信号Ｓ３を発生させる。
信号発生回路７に与えられ、タイミング信号発生回路７
はクロック信号に基づいて処理回路２によって設定され
た第１期間Ｔ１毎にタイミング信号Ｓ３を発生させる。
アナログ−デジタル変換回路５は、タイミング信号Ｓ３
の受信毎に入力端子４からのアナログ信号Ｓ１を複数ビ
ットのデジタル信号に変換して、加算器９の一方入力に
与える。加算器９は前記−大入力と他方入力からの数値
とを加算し、加算結果をレジスタ８に与える。レジスタ
８の出力は、データバス３に与えられるとともに、加算
器９の他方入力に与えられる。
の受信毎に入力端子４からのアナログ信号Ｓ１を複数ビ
ットのデジタル信号に変換して、加算器９の一方入力に
与える。加算器９は前記−大入力と他方入力からの数値
とを加算し、加算結果をレジスタ８に与える。レジスタ
８の出力は、データバス３に与えられるとともに、加算
器９の他方入力に与えられる。
レジスタ８および加算器９によって積分回路１１が構成
される。加算器９の加算動作は、タイミング信号Ｓ３を
遅延回路１２によって遅延させた信号Ｓ４（第２図（３
）参照）が入力されたときに行われる。ここでタイミン
グ信号Ｓ３を遅延させるのは、アナログ−デジタル変換
回路５の変換時間を考慮に入れているためである。
される。加算器９の加算動作は、タイミング信号Ｓ３を
遅延回路１２によって遅延させた信号Ｓ４（第２図（３
）参照）が入力されたときに行われる。ここでタイミン
グ信号Ｓ３を遅延させるのは、アナログ−デジタル変換
回路５の変換時間を考慮に入れているためである。
カウンタ６は、第２図（４）に示すように遅延回路１２
からの信号Ｓ４を計数し、計数値が処理回路２によって
設定されたアナログ−デジタル変換の回数となったとき
、本実施例においては１５となった時刻ｔ２において、
第２図（６）に示すように割込み要求信号Ｓ５をライン
１５を介して処理回路２に与える。このときカウンタ６
はリセットされる。この割込み要求信号Ｓ５に応答して
処理回路２がレジスタの内容を読取ることによって、第
１期間Ｔ１におけるアナログ信号ｓ１の積分値、すなわ
ち面積が検出される。
からの信号Ｓ４を計数し、計数値が処理回路２によって
設定されたアナログ−デジタル変換の回数となったとき
、本実施例においては１５となった時刻ｔ２において、
第２図（６）に示すように割込み要求信号Ｓ５をライン
１５を介して処理回路２に与える。このときカウンタ６
はリセットされる。この割込み要求信号Ｓ５に応答して
処理回路２がレジスタの内容を読取ることによって、第
１期間Ｔ１におけるアナログ信号ｓ１の積分値、すなわ
ち面積が検出される。
本実施例において検出されるアナログ信号ｓ１の面積は
、第２図（１）において斜線で示される領域となる。斜
線で示される領域は、アナログ信号Ｓ１を量子化してい
るために誤差は生じるが、タイミング信号Ｓ３の発生間
隔である第２期間Ｔ２を短くすることによって精度を向
上させることができる。処理回路２は、積分すべき第１
期間を表す信号を周期的に出力し、アナログ信号Ｓ１の
積分値を一定周期毎に算出する。このようなアナログ信
号の積分袋Ｗ１１は、半導体Ｓ積回路などで実現されて
いる。
、第２図（１）において斜線で示される領域となる。斜
線で示される領域は、アナログ信号Ｓ１を量子化してい
るために誤差は生じるが、タイミング信号Ｓ３の発生間
隔である第２期間Ｔ２を短くすることによって精度を向
上させることができる。処理回路２は、積分すべき第１
期間を表す信号を周期的に出力し、アナログ信号Ｓ１の
積分値を一定周期毎に算出する。このようなアナログ信
号の積分袋Ｗ１１は、半導体Ｓ積回路などで実現されて
いる。
以上のように本実施例によれば、処理回路２の他の演算
処理に影響を与えずに、アナログ信号Ｓ１・の積分値、
すなわち面積を算出できる。さらに、タイミング信号Ｓ
３の発生間隔である第２期間Ｔ２を短くすることによっ
て、積分の精度を向上させることができる。またアナロ
グ信号の積分装置１は、１つの半導体集積回路で構成す
ることができるので、従来の技術に関連して述べたよう
な２つの集積回路を必要とせず、部品点数が削減され、
回路構成が簡略化される。
処理に影響を与えずに、アナログ信号Ｓ１・の積分値、
すなわち面積を算出できる。さらに、タイミング信号Ｓ
３の発生間隔である第２期間Ｔ２を短くすることによっ
て、積分の精度を向上させることができる。またアナロ
グ信号の積分装置１は、１つの半導体集積回路で構成す
ることができるので、従来の技術に関連して述べたよう
な２つの集積回路を必要とせず、部品点数が削減され、
回路構成が簡略化される。
他の実施例として、積分値に関する信号、たとえば積分
値をサンプリング回数で割算した値、すなわち平均値を
求めるようにしてもよく、また上記平均値に限らず、加
算結果を演算して処理回路２に与えるようにしてもよい
、さら１こまな、レジスタ８の内容、すなわち積分値を
処理回路２に与えて、処理回路２内で平均値などを計算
するようにしてもよい。
値をサンプリング回数で割算した値、すなわち平均値を
求めるようにしてもよく、また上記平均値に限らず、加
算結果を演算して処理回路２に与えるようにしてもよい
、さら１こまな、レジスタ８の内容、すなわち積分値を
処理回路２に与えて、処理回路２内で平均値などを計算
するようにしてもよい。
発明の効果
以上のように本発明によれば、アナログ信号の積分値を
求めるときは、処理回路から積分すべき第１期間を表す
信号をタイミング信号発生回路に与えるだけで、自動的
に積分値を求めることができる。したがって、前記第１
期間において処理回路は、積分値の算出には関与せず、
他の演算処理を行うことができる。また、タイミング信
号発生回路において発生させるタイミング信号の発生間
隔、すなわち第２期間を短くすることによって積分の精
度が向上する。
求めるときは、処理回路から積分すべき第１期間を表す
信号をタイミング信号発生回路に与えるだけで、自動的
に積分値を求めることができる。したがって、前記第１
期間において処理回路は、積分値の算出には関与せず、
他の演算処理を行うことができる。また、タイミング信
号発生回路において発生させるタイミング信号の発生間
隔、すなわち第２期間を短くすることによって積分の精
度が向上する。
第１図は本発明の一実施例であるアナログ信号の積分装
置１の回路図、第２図はアナログ信号のの積分値ｒＩ１
１の動作を説明するためのタイミングチャートである。
置１の回路図、第２図はアナログ信号のの積分値ｒＩ１
１の動作を説明するためのタイミングチャートである。
Claims (1)
- 【特許請求の範囲】 演算処理を行い、積分すべき第１期間を表す信号を導出
する処理回路と、 前記第１期間未満の第２期間毎に、周期的なタイミング
信号を発生させるタイミング信号発生回路と、 タイミング信号発生回路のタイミング信号に応答して、
アナログ信号をデジタル値に変換するアナログ−デジタ
ル変換回路と、 アナログ−デジタル変換回路からのデジタル値を前記第
１期間に亘って加算して積分し、その加算結果またはそ
の加算結果に関連する値を表す信号を前記処理回路に与
える積分回路とを合むことを特徴とするアナログ信号の
積分装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029200A JPH0769786B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029200A JPH0769786B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02207324A true JPH02207324A (ja) | 1990-08-17 |
| JPH0769786B2 JPH0769786B2 (ja) | 1995-07-31 |
Family
ID=12269555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029200A Expired - Fee Related JPH0769786B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769786B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5050840A (ja) * | 1973-09-05 | 1975-05-07 | ||
| JPS5124853A (ja) * | 1974-08-26 | 1976-02-28 | Tokyo Keiki Kk | Dejitarusekibunki |
-
1989
- 1989-02-08 JP JP1029200A patent/JPH0769786B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5050840A (ja) * | 1973-09-05 | 1975-05-07 | ||
| JPS5124853A (ja) * | 1974-08-26 | 1976-02-28 | Tokyo Keiki Kk | Dejitarusekibunki |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769786B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
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| LAPS | Cancellation because of no payment of annual fees |