JPH0487175A - 半導体装置用ソケット - Google Patents
半導体装置用ソケットInfo
- Publication number
- JPH0487175A JPH0487175A JP20056990A JP20056990A JPH0487175A JP H0487175 A JPH0487175 A JP H0487175A JP 20056990 A JP20056990 A JP 20056990A JP 20056990 A JP20056990 A JP 20056990A JP H0487175 A JPH0487175 A JP H0487175A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor devices
- socket
- mounting part
- lead pins
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
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- Connecting Device With Holders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置を縦方向に重ねて実装する半導体
装置用ソケットに関する。
装置用ソケットに関する。
従来の技術
従来、半導体装置を実装する場合、1個の半導体装置に
対して1個のソケットを使用していた。
対して1個のソケットを使用していた。
第4図において、11はスモールアウトラインJベンド
リードパッケージ(SOJ)の半導体装置である。第5
図は従来の半導体装置用ソケットの斜視図であり、12
は実装部、13は半導体装置11のリード端子に合わせ
て配列された端子、14は回路基板等と接続するための
ビンである。
リードパッケージ(SOJ)の半導体装置である。第5
図は従来の半導体装置用ソケットの斜視図であり、12
は実装部、13は半導体装置11のリード端子に合わせ
て配列された端子、14は回路基板等と接続するための
ビンである。
発明が解決しようとする課題
しかしながら上記従来の構成では、多数個の半導体装置
を実装する場合、実装する半導体装置と同数のソケット
を回路基板上に配置するため、実装面積が大きくなると
いう課題を有していた。
を実装する場合、実装する半導体装置と同数のソケット
を回路基板上に配置するため、実装面積が大きくなると
いう課題を有していた。
本発明は上記従来の課題を解決するもので、半導体装置
の実装面積を小さ(することのできる半導体装置用ソケ
ットを提供することを目的とする。
の実装面積を小さ(することのできる半導体装置用ソケ
ットを提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置用ソケッ
トは、複数の半導体装置を縦方向に積み重ねて挿入でき
る実装部と、実装部に挿入される複数の半導体装置の共
通制御可能なリードピンを上下に共通接続する実装部の
内面に設けた端子と、実装部に挿入される複数の半導体
装置の個別制御が必要なリードピンを個別接続する実装
部の内面に設けた端子とを備えた構成を有している。
トは、複数の半導体装置を縦方向に積み重ねて挿入でき
る実装部と、実装部に挿入される複数の半導体装置の共
通制御可能なリードピンを上下に共通接続する実装部の
内面に設けた端子と、実装部に挿入される複数の半導体
装置の個別制御が必要なリードピンを個別接続する実装
部の内面に設けた端子とを備えた構成を有している。
作用
この構成によって半導体装置を縦方向に積み重ねて実装
することができるため、半導体装置の実装面積を小さく
することができる。
することができるため、半導体装置の実装面積を小さく
することができる。
実施例
第1図は、本発明の一実施例における半導体装置用ソケ
ットの斜視図である。図において、1は実装部、2は実
装部の1の内面に挿入される複数の半導体装置11(第
4図に示したものと同じ)の共通制御可能なリードピン
を上下に共通接続する端子、3は挿入される半導体装置
11の個別制御が必要なリードピンを個別接続する端子
、4は回路基板等と接続するためのビンである。
ットの斜視図である。図において、1は実装部、2は実
装部の1の内面に挿入される複数の半導体装置11(第
4図に示したものと同じ)の共通制御可能なリードピン
を上下に共通接続する端子、3は挿入される半導体装置
11の個別制御が必要なリードピンを個別接続する端子
、4は回路基板等と接続するためのビンである。
第2図は、第1図の半導体装置用ソケットに2個の半導
体装置11を積み重ねて挿入した時の端子2での断面図
である。図に示すように、共通接続する端子2は1本の
配線でビン4に接続されている。
体装置11を積み重ねて挿入した時の端子2での断面図
である。図に示すように、共通接続する端子2は1本の
配線でビン4に接続されている。
第3図は、同半導体装置用ソケットに2個の半導体装置
11を積み重ねて挿入した時の端子3での断面図である
。図に示すように、個別制御が必要なリードピンを個別
接続する端子3は独立してビン4に接続されている。
11を積み重ねて挿入した時の端子3での断面図である
。図に示すように、個別制御が必要なリードピンを個別
接続する端子3は独立してビン4に接続されている。
以上のように本実施例によれば、半導体装置11を実装
部1の高さまで積み重ねることが可能であり、ダイナミ
ック・メモリ装置に応用してそのメモリ容量の拡大が容
易に行える。
部1の高さまで積み重ねることが可能であり、ダイナミ
ック・メモリ装置に応用してそのメモリ容量の拡大が容
易に行える。
なお上記実施例では、実装部1に3方向の側壁で形成さ
れたものを用いたが、4方向の側壁で形成されたものを
用いてもよい。さらには実装部1の上に蓋を追加しても
よい。
れたものを用いたが、4方向の側壁で形成されたものを
用いてもよい。さらには実装部1の上に蓋を追加しても
よい。
発明の効果
以上のように本発明は、実装部に挿入される複数の半導
体装置の共通制御可能なリードピンを上下に共通接続す
る端子と、複数の半導体装置の個別制御が必要なリード
ピンを個別接続する端子を設けることにより、複数個の
半導体装置を縦方向に積み重ねて実装することができる
ため、半導体装置の実装面積を小さくすることができる
優れた半導体装置用ソケットを実現できるものである。
体装置の共通制御可能なリードピンを上下に共通接続す
る端子と、複数の半導体装置の個別制御が必要なリード
ピンを個別接続する端子を設けることにより、複数個の
半導体装置を縦方向に積み重ねて実装することができる
ため、半導体装置の実装面積を小さくすることができる
優れた半導体装置用ソケットを実現できるものである。
第1図は本発明の一実施例における半導体装置用ソケッ
トの斜視図、第2図および第3図はそれぞれ同半導体装
置用ソケットに2個の半導体装置を積み重ねた時の断面
図、第4図はスモールアウトラインJベンドリードパッ
ケージの半導体装置の斜視図、第5図は従来の半導体装
置用ソケットの斜視図である。 1・・・・・・実装部、2・・・・・・共通接続する端
子、3・・・・・・個別接続する端子、11・・・・・
・半導体装置。
トの斜視図、第2図および第3図はそれぞれ同半導体装
置用ソケットに2個の半導体装置を積み重ねた時の断面
図、第4図はスモールアウトラインJベンドリードパッ
ケージの半導体装置の斜視図、第5図は従来の半導体装
置用ソケットの斜視図である。 1・・・・・・実装部、2・・・・・・共通接続する端
子、3・・・・・・個別接続する端子、11・・・・・
・半導体装置。
Claims (1)
- 複数の半導体装置を縦方向に積み重ねて挿入できる実装
部と、前記実装部に挿入される前記複数の半導体装置の
共通制御可能なリードピンを上下に共通接続する実装部
の内面に設けた端子と、前記実装部に挿入される前記複
数の半導体装置の個別制御が必要なリードピンを個別接
続する実装部の内面に設けた端子とを備えた半導体装置
用ソケット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20056990A JPH0487175A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置用ソケット |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20056990A JPH0487175A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置用ソケット |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0487175A true JPH0487175A (ja) | 1992-03-19 |
Family
ID=16426509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20056990A Pending JPH0487175A (ja) | 1990-07-26 | 1990-07-26 | 半導体装置用ソケット |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0487175A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08172147A (ja) * | 1994-12-20 | 1996-07-02 | Nec Shizuoka Ltd | 立体接続用lsiソケット |
WO2002051224A2 (en) * | 2000-12-21 | 2002-06-27 | Synergestic Computing Systems Aps | Multilayered hybrid electronic module |
-
1990
- 1990-07-26 JP JP20056990A patent/JPH0487175A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08172147A (ja) * | 1994-12-20 | 1996-07-02 | Nec Shizuoka Ltd | 立体接続用lsiソケット |
WO2002051224A2 (en) * | 2000-12-21 | 2002-06-27 | Synergestic Computing Systems Aps | Multilayered hybrid electronic module |
WO2002051224A3 (en) * | 2000-12-21 | 2002-10-03 | Synergestic Computing Systems | Multilayered hybrid electronic module |
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