JPH0480459B2 - - Google Patents
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- JPH0480459B2 JPH0480459B2 JP61304297A JP30429786A JPH0480459B2 JP H0480459 B2 JPH0480459 B2 JP H0480459B2 JP 61304297 A JP61304297 A JP 61304297A JP 30429786 A JP30429786 A JP 30429786A JP H0480459 B2 JPH0480459 B2 JP H0480459B2
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- JP
- Japan
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- control circuit
- circuit
- switch
- input
- power supply
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- Expired - Lifetime
Links
- 230000008929 regeneration Effects 0.000 description 12
- 238000011069 regeneration method Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 6
- 244000145845 chattering Species 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、小型低電圧動作のポータブルタイプ
のテープレコーダに関するものである。
のテープレコーダに関するものである。
従来の技術
一般に、電池を電源とするポータブルタイプの
テープレコーダの内部回路は電池によつて決定さ
れる電源電圧以下で動作するicで構成されるが、
近年、小型化・低電圧化のニーズが高まつてきて
おり、電池１本の低電圧で動作させる場合、電源
電圧以下の電圧が必要とされることが多い。この
場合、内部に電源電圧の昇圧回路を内蔵し、その
昇圧回路の出力を印加する。電源スイツチの投入
により昇圧回路を起動させ、上記電源スイツチの
閉状態を保持により昇圧回路を連続動作させる場
合は問題ないが、上記電源スイツチを持たず、モ
ーメンタリタイプの操作指令スイツチ（いわゆる
フエザータツチスイツチ）の瞬時投入により昇圧
回路を起動、以降内蔵の制御回路により電源投入
状態を保持させる場合、制御回路の動作立上りと
制御回路の入力処理の受付タイミングによつて発
生する誤動作が問題となつていた。
テープレコーダの内部回路は電池によつて決定さ
れる電源電圧以下で動作するicで構成されるが、
近年、小型化・低電圧化のニーズが高まつてきて
おり、電池１本の低電圧で動作させる場合、電源
電圧以下の電圧が必要とされることが多い。この
場合、内部に電源電圧の昇圧回路を内蔵し、その
昇圧回路の出力を印加する。電源スイツチの投入
により昇圧回路を起動させ、上記電源スイツチの
閉状態を保持により昇圧回路を連続動作させる場
合は問題ないが、上記電源スイツチを持たず、モ
ーメンタリタイプの操作指令スイツチ（いわゆる
フエザータツチスイツチ）の瞬時投入により昇圧
回路を起動、以降内蔵の制御回路により電源投入
状態を保持させる場合、制御回路の動作立上りと
制御回路の入力処理の受付タイミングによつて発
生する誤動作が問題となつていた。
以下、図面を参照しながら、従来のテープレコ
ーダの一例について説明する。第３図は従来のテ
ープレコーダのメカニズム制御回路例を示すもの
である。
ーダの一例について説明する。第３図は従来のテ
ープレコーダのメカニズム制御回路例を示すもの
である。
第３図において、１は電池、２は制御回路、３
は電源昇圧回路、４，５，６はメカニズム動作指
令スイツチで、４は再生スイツチ、５は早送りス
イツチ、６は停止スイツチである。７はモータで
ある。TR１からTR５はスイツチング用のトラ
ンジスタ、Ｃ１は電源立上り時に制御回路２のシ
ステムのリセツト時間を決めるコンデンサであ
る。
は電源昇圧回路、４，５，６はメカニズム動作指
令スイツチで、４は再生スイツチ、５は早送りス
イツチ、６は停止スイツチである。７はモータで
ある。TR１からTR５はスイツチング用のトラ
ンジスタ、Ｃ１は電源立上り時に制御回路２のシ
ステムのリセツト時間を決めるコンデンサであ
る。
上記した構成において、電源の開状態から再生
スイツチ４を押すと、トランジスタTR１がON、
トランジスタTR３もONし、トランジスタTR５
がONして昇圧回路３に電源が接続され、昇圧さ
れた電圧が制御回路２に印加される。制御回路２
には上記再生スイツチ４を押すと同時に入力され
ているが、制御回路２はコンデンサＣ１と制御回
路２に内蔵の抵抗（図示せず）によつて決定され
る時間だけシステムリセツトがかかり、動作しな
い。上記のシステムリセツトが解除した後、再生
スイツチ４の入力を受付け、信号処理後に制御出
力が出てトランジスタTR４，TR５をONして電
源の接続状態を保持し、かつ、他の制御出力によ
りモータ７等を動作させる。上記制御出力が出た
後は上記再生スイツチ４を離しても、電源は接続
され続ける。停止スイツチ６を押すと、一定の出
力処理後に保持出力がOFFし、トランジスタTR
４，TR５がOFFして電源は非接続、すなわち電
源OFFの状態となる。
スイツチ４を押すと、トランジスタTR１がON、
トランジスタTR３もONし、トランジスタTR５
がONして昇圧回路３に電源が接続され、昇圧さ
れた電圧が制御回路２に印加される。制御回路２
には上記再生スイツチ４を押すと同時に入力され
ているが、制御回路２はコンデンサＣ１と制御回
路２に内蔵の抵抗（図示せず）によつて決定され
る時間だけシステムリセツトがかかり、動作しな
い。上記のシステムリセツトが解除した後、再生
スイツチ４の入力を受付け、信号処理後に制御出
力が出てトランジスタTR４，TR５をONして電
源の接続状態を保持し、かつ、他の制御出力によ
りモータ７等を動作させる。上記制御出力が出た
後は上記再生スイツチ４を離しても、電源は接続
され続ける。停止スイツチ６を押すと、一定の出
力処理後に保持出力がOFFし、トランジスタTR
４，TR５がOFFして電源は非接続、すなわち電
源OFFの状態となる。
発明が解決しようとする問題点
しかし、従来装置では再生スイツチ４を押して
昇圧回路３を動作させる時、昇圧回路３の出力は
フイルタ等の時定数の影響で電圧が瞬時に立上ら
ない。またシステムリセツト動作も昇圧回路の出
力電圧の立上り途中で有効となる。一般に制御回
路２の入力にラツチ回路やチヤタリング除去回路
を設けているから再生スイツチ４の投入と同時に
制御回路の電源が立上り、かつ再生指令が入力さ
れても、入力が無効となつたり、誤動作が発生し
たりする事が多く、実用が難かしかつた。また、
上記問題の対策のため、昇圧回路のフイルタの時
定数及びシステムリセツトの時定数の設計上の制
約を生じるという問題点を有していた。
昇圧回路３を動作させる時、昇圧回路３の出力は
フイルタ等の時定数の影響で電圧が瞬時に立上ら
ない。またシステムリセツト動作も昇圧回路の出
力電圧の立上り途中で有効となる。一般に制御回
路２の入力にラツチ回路やチヤタリング除去回路
を設けているから再生スイツチ４の投入と同時に
制御回路の電源が立上り、かつ再生指令が入力さ
れても、入力が無効となつたり、誤動作が発生し
たりする事が多く、実用が難かしかつた。また、
上記問題の対策のため、昇圧回路のフイルタの時
定数及びシステムリセツトの時定数の設計上の制
約を生じるという問題点を有していた。
本発明は上記問題点に鑑み、電源スイツチを設
けることなく、電源電圧より高い電圧で制御回路
を誤動作なく安定に動作させる事ができるテープ
レコーダを提供するものである。
けることなく、電源電圧より高い電圧で制御回路
を誤動作なく安定に動作させる事ができるテープ
レコーダを提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明のテープレ
コーダは、メカニズムの動作指令スイツチ入力で
昇圧回路を動作させるスイツチ回路を有し、昇圧
回路の出力電圧及び制御回路の内部システムの動
作が安定したのちに上記動作指令スイツチの信号
を制御回路に入力する遅延回路を備えたものであ
る。
コーダは、メカニズムの動作指令スイツチ入力で
昇圧回路を動作させるスイツチ回路を有し、昇圧
回路の出力電圧及び制御回路の内部システムの動
作が安定したのちに上記動作指令スイツチの信号
を制御回路に入力する遅延回路を備えたものであ
る。
作 用
本発明のテープレコーダは、メカニズム動作指
令スイツチ入力で昇圧回路を動作させ、昇圧回路
の出力をメカニズム制御回路の電源端子に印加
し、昇圧回路出力即ち上記制御回路の電源電圧が
安定し、制御回路のシステムセツトが解除した後
に上記動作指令スイツチの信号を制御回路に入力
する様に遅延回路にて遅らせることができるの
で、電源立上り時の制御回路の誤動作を防ぐこと
ができるものである。
令スイツチ入力で昇圧回路を動作させ、昇圧回路
の出力をメカニズム制御回路の電源端子に印加
し、昇圧回路出力即ち上記制御回路の電源電圧が
安定し、制御回路のシステムセツトが解除した後
に上記動作指令スイツチの信号を制御回路に入力
する様に遅延回路にて遅らせることができるの
で、電源立上り時の制御回路の誤動作を防ぐこと
ができるものである。
実施例
以下、本発明の一実施例におけるテープレコー
ダについて図面を参照して説明する。第１図は本
発明の実施例におけるテープレコーダのメカニズ
ム制御回路の回路構成を示すものである。第１図
において、１は電池、２はメカニズム制御回路、
３は電源昇圧回路、４，５，６はメカニズム動作
指令スイツチで、４は再生スイツチ、５は早送り
スイツチ、６は停止スイツチである。７はモータ
である。テープレコーダの停止状態（電源OFF
状態）から再生スイツチ４を押すと、トランジス
タTR１がON、つづいてトランジスタTR３が
ONし、トランジスタTR５がONして電源に昇圧
回路が接続される。昇圧回路３の出力はメカニズ
ム制御回路２の電源端子６に印加される。制御回
路２は、電源端子の電圧が一定値に達しても８ピ
ンのリセツト入力端子に接続されたコンデンサＣ
１と制御回路２に内蔵された抵抗（図示せず）に
よつて決まる時間だけシステムリセツトがかか
り、入力が入つても動作しない。上記システムリ
セツトが解除した後、トランジスタTR６をON
して制御回路２に再生スイツチ４の信号を入力す
るように抵抗Ｒ１、コンデンサＣ２で昇圧回路３
の出力を遅延させる。制御回路２に再生スイツチ
４の信号を入力した後は、制御回路２で処理後、
保持出力を端子４に出してトランジスタTR４を
ONし、トランジスタTR５のON状態を保持し、
また端子７からモータをONさせる信号を出力す
る。上記保持出力が出て以降は、再生スイツチ４
を離しても、電源のON状態を保持する。
ダについて図面を参照して説明する。第１図は本
発明の実施例におけるテープレコーダのメカニズ
ム制御回路の回路構成を示すものである。第１図
において、１は電池、２はメカニズム制御回路、
３は電源昇圧回路、４，５，６はメカニズム動作
指令スイツチで、４は再生スイツチ、５は早送り
スイツチ、６は停止スイツチである。７はモータ
である。テープレコーダの停止状態（電源OFF
状態）から再生スイツチ４を押すと、トランジス
タTR１がON、つづいてトランジスタTR３が
ONし、トランジスタTR５がONして電源に昇圧
回路が接続される。昇圧回路３の出力はメカニズ
ム制御回路２の電源端子６に印加される。制御回
路２は、電源端子の電圧が一定値に達しても８ピ
ンのリセツト入力端子に接続されたコンデンサＣ
１と制御回路２に内蔵された抵抗（図示せず）に
よつて決まる時間だけシステムリセツトがかか
り、入力が入つても動作しない。上記システムリ
セツトが解除した後、トランジスタTR６をON
して制御回路２に再生スイツチ４の信号を入力す
るように抵抗Ｒ１、コンデンサＣ２で昇圧回路３
の出力を遅延させる。制御回路２に再生スイツチ
４の信号を入力した後は、制御回路２で処理後、
保持出力を端子４に出してトランジスタTR４を
ONし、トランジスタTR５のON状態を保持し、
また端子７からモータをONさせる信号を出力す
る。上記保持出力が出て以降は、再生スイツチ４
を離しても、電源のON状態を保持する。
第２図は上記した動作をタイムチヤートで示し
たものである。第２図に於て、イはトランジスタ
TR１のベース電位を示し、第１図の再生スイツ
チ４の状態を表わしている。再生スイツチONで
Low、OFFでHignとなる。第２図のロは昇圧回
路３の出力電位の変化を表わす。ハはトランジス
タTR６のベース電位を表わし、ニはトランジス
タTR４のベース電位すなわち第１図の制御回路
２の保持出力を表わす。またホはトランジスタ
TR３のベース電位すなわち第１図の再生スイツ
チ４のONによりトランジスタTR１がONして出
てくる信号を表わす。時間Ｏの位置から再生スイ
ツチ４をONさせると、昇圧回路２の出力は、そ
の内部回路により決定される時定数をもつて立上
り、時間Ｔ１で制御回路２の動作が安定する電圧
に達する。トランジスタTR６のベース電位は第
１図のコンデンサＣ１、抵抗Ｒ１の時定数で決定
される時間だけ遅延され、時間Ｔ２でトランジス
タTR６がONする電位に達する。トランジスタ
TR６がONすると再生スイツチ４の信号が制御
回路２に入力され、一定の処理時間Ｔ３を経て制
御回路２から電源保持出力が出てトランジスタ
TR４がONし、以降再生スイツチ２を離す
（OFF）しても、電源のONすなわち動作状態が
保持される。再生スイツチ４がONの間はトラン
ジスタTR１，TR３，TR５がONして電源が保
持されるから、再生スイツチ４を押してから離す
までの時間Ｔ４はＴ４＞Ｔ３であることが必要と
なる。ただし、Ｔ４は実際には数百msecの短時
間であるため、操作上の異和感はない。時間Ｔ１
で制御回路２の電源電圧が安定しても、制御回路
２の内部システムのイニシヤルリセツトがかかる
ため、時間Ｔ２を決定する際はT2T1＋（イニ
シヤルリセツト時間）となるように遅延回路の時
定数を決定する。
たものである。第２図に於て、イはトランジスタ
TR１のベース電位を示し、第１図の再生スイツ
チ４の状態を表わしている。再生スイツチONで
Low、OFFでHignとなる。第２図のロは昇圧回
路３の出力電位の変化を表わす。ハはトランジス
タTR６のベース電位を表わし、ニはトランジス
タTR４のベース電位すなわち第１図の制御回路
２の保持出力を表わす。またホはトランジスタ
TR３のベース電位すなわち第１図の再生スイツ
チ４のONによりトランジスタTR１がONして出
てくる信号を表わす。時間Ｏの位置から再生スイ
ツチ４をONさせると、昇圧回路２の出力は、そ
の内部回路により決定される時定数をもつて立上
り、時間Ｔ１で制御回路２の動作が安定する電圧
に達する。トランジスタTR６のベース電位は第
１図のコンデンサＣ１、抵抗Ｒ１の時定数で決定
される時間だけ遅延され、時間Ｔ２でトランジス
タTR６がONする電位に達する。トランジスタ
TR６がONすると再生スイツチ４の信号が制御
回路２に入力され、一定の処理時間Ｔ３を経て制
御回路２から電源保持出力が出てトランジスタ
TR４がONし、以降再生スイツチ２を離す
（OFF）しても、電源のONすなわち動作状態が
保持される。再生スイツチ４がONの間はトラン
ジスタTR１，TR３，TR５がONして電源が保
持されるから、再生スイツチ４を押してから離す
までの時間Ｔ４はＴ４＞Ｔ３であることが必要と
なる。ただし、Ｔ４は実際には数百msecの短時
間であるため、操作上の異和感はない。時間Ｔ１
で制御回路２の電源電圧が安定しても、制御回路
２の内部システムのイニシヤルリセツトがかかる
ため、時間Ｔ２を決定する際はT2T1＋（イニ
シヤルリセツト時間）となるように遅延回路の時
定数を決定する。
以上のように本実施例によれば、メカニズムの
動作指令スイツチで電源をONし、昇圧回路を動
作させると共に、上記遅延回路により昇圧回路及
び制御回路の動作が安定するまでの時間が経過し
てから上記指令スイツチの信号が制御回路に入力
される。したがつて、スイツチON直後の電源立
上り時の制御回路の不安定領域で入力される事が
ないため、システムの誤動作を防止できる。
動作指令スイツチで電源をONし、昇圧回路を動
作させると共に、上記遅延回路により昇圧回路及
び制御回路の動作が安定するまでの時間が経過し
てから上記指令スイツチの信号が制御回路に入力
される。したがつて、スイツチON直後の電源立
上り時の制御回路の不安定領域で入力される事が
ないため、システムの誤動作を防止できる。
発明の効果
以上のように本発明のテープレコーダは、モー
メンタリタイプのスイツチを用いて昇圧回路を動
作させ、電源電圧より高い電圧でメカニズム制御
回路を動作させる事ができ、かつ上記モーメンタ
リタイプのスイツチ入力を制御回路の電源及び全
システムが安定状態になる時間まで遅延させてか
ら印加する事により、制御回路の電源立上り時の
過度状態で入力される場合に発生し易い誤動作を
防止できる。また制御回路に電源立上り時のイニ
シヤルリセツトをかける場合、リセツト時間を超
えてから入力を印加することができるから、制御
回路の入力のラツチ回路やチヤタリング除去回路
等の設計上の制約を少なくできる。制御回路に入
力され処理された後は制御回路から電源の保持出
力を出し、上記スイツチをOFFしても電源が保
持されるから、電源専用のロツクタイプのスイツ
チも不要となるなど、実用上きわめて有利なもの
である。
メンタリタイプのスイツチを用いて昇圧回路を動
作させ、電源電圧より高い電圧でメカニズム制御
回路を動作させる事ができ、かつ上記モーメンタ
リタイプのスイツチ入力を制御回路の電源及び全
システムが安定状態になる時間まで遅延させてか
ら印加する事により、制御回路の電源立上り時の
過度状態で入力される場合に発生し易い誤動作を
防止できる。また制御回路に電源立上り時のイニ
シヤルリセツトをかける場合、リセツト時間を超
えてから入力を印加することができるから、制御
回路の入力のラツチ回路やチヤタリング除去回路
等の設計上の制約を少なくできる。制御回路に入
力され処理された後は制御回路から電源の保持出
力を出し、上記スイツチをOFFしても電源が保
持されるから、電源専用のロツクタイプのスイツ
チも不要となるなど、実用上きわめて有利なもの
である。
第１図は本発明の一実施例におけるテープレコ
ーダのメカニズム制御回路の回路図、第２図は第
１図の動作を表わすタイムチヤート、第３図は従
来のテープレコーダのメカニズム制御回路の回路
図である。 １……電池、２……制御回路、３……昇圧回
路、４……再生スイツチ、５……早送りスイツ
チ、６……停止スイツチ、７……モータ、TR１
〜TR７……トランジスタ、Ｃ１，Ｃ２……コン
デンサ、Ｒ１〜２……抵抗。
ーダのメカニズム制御回路の回路図、第２図は第
１図の動作を表わすタイムチヤート、第３図は従
来のテープレコーダのメカニズム制御回路の回路
図である。 １……電池、２……制御回路、３……昇圧回
路、４……再生スイツチ、５……早送りスイツ
チ、６……停止スイツチ、７……モータ、TR１
〜TR７……トランジスタ、Ｃ１，Ｃ２……コン
デンサ、Ｒ１〜２……抵抗。
Claims (1)
- １ 電源電池の直流電圧より高い電圧で作動さ
れ、かつテープメカニズムのロジツクコントロー
ル用にマイコンもしくはゲートアレイ等の集積回
路を用いた制御回路を有し、この制御回路を動作
させる為の電源電圧昇圧回路（以下昇圧回路と称
する）を内蔵するテープレコーダであつて、モー
メンタリタイプのメカニズム動作指令スイツチの
入力信号により上記昇圧回路を動作させ、上記制
御回路に昇圧回路出力を印加して上記制御回路の
電源端子の電圧が安定し、かつ上記制御回路の内
部システムのリセツトが解除した後に上記制御回
路に上記動作指令スイツチの信号が入力される様
に上記動作指令のための入力側に遅延回路を設
け、かつ上記入力を制御回路で処理後は制御回路
の出力で電源の投入状態を保持するべく構成した
テープレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304297A JPS63157344A (ja) | 1986-12-19 | 1986-12-19 | テ−プレコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304297A JPS63157344A (ja) | 1986-12-19 | 1986-12-19 | テ−プレコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63157344A JPS63157344A (ja) | 1988-06-30 |
| JPH0480459B2 true JPH0480459B2 (ja) | 1992-12-18 |
Family
ID=17931336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304297A Granted JPS63157344A (ja) | 1986-12-19 | 1986-12-19 | テ−プレコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63157344A (ja) |
-
1986
- 1986-12-19 JP JP61304297A patent/JPS63157344A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63157344A (ja) | 1988-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |