JPS6145512Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、あらかじめ定められたタイマー強制
オン時間にタイマーオフ入力を受けない状態で動
作するタイマーに関し、特にタイマー強制オン時
間中に発生したタイマーオフ入力を記憶するタイ
マー装置に関する。

最近の多くの機能をもつラジオ付テープレコー
ダ、ホームステレオセツトなどは、留守録音、目
覚し再生などに対応できるタイマーなどを備えて
いる。この種のタイマーは、第１図にみられるよ
うに、通常あらかじめ定められた時刻t₁にオンの
状態になり、その後の時刻t₂までの短いタイマー
強制オン時間Ｔのあいだにこのタイマーをオフす
るためのタイマーオフ入力を受けない状態で動作
する。これは、このタイマー強制オン時間Ｔ中に
他の動作を完全に機能させるためである。このよ
うなタイマーにおいて、例えば制御対象側のカセ
ツトデツキに磁気テープのカセツトを逆にセツト
してしまつた場合、カセツトデツキのシヤツトオ
フまでの時間が前記の一定のタイマー強制オン時
間Ｔより短いと、タイマーはオフにならず、した
がつてカセツトデツキのセツト電源は、入つたま
まとなる。つまりこの場合のシヤツトオフ信号
は、タイマーオフ入力として機能せず、無効とな
つてしまうのである。この現象は、誤動作につな
がり好ましくない。

したがつて本考案の目的は、このようなタイマ
ー強制オン時間中にタイマーオフ信号が発生した
ときの誤動作を未然に防止する点にある。上記目
的のために本考案のタイマー装置は、タイマー強
制オン時間中に発生するタイマーオフ信号をいつ
たん記憶し、その時間の経過後にタイマーオフ入
力に出力するように上記欠点を解決している。

以下、本考案を図に示す一実施例にもとづいて
具体的に説明する。

本考案のタイマー装置１は、第２図に示すよう
に、タイマー２、スイツチング回路３、検出回路
４およびラツチ回路５により構成されている。タ
イマー２は、あらかじめ定められたタイマー強制
オン時間Ｔにタイマーオフ入力を受付けない状態
で、そのタイマー強制オン時間Ｔ（数秒）にわた
つて「Ｈ」レベルのタイマー出力を発生するもの
で、タイマーオフ入力端とタイマー出力端を備え
ている。スイツチング回路３は、上記タイマー２
のタイマー出力端からのタイマー出力で制御対象
にセツト電源を供給して動作させるもので、セツ
ト電源端子AC間に接続したリレーRYおよびこの
リレーRYを駆動するためのスイツチング用のト
ランジスタＱを電源ＢとアースＥとの間に接続し
て構成してある。なおダイオードD₃は、リレー
RYのコイルの逆起電力吸収用のものである。そ
して上記タイマー２のタイマー出力端は、ダイオ
ードD₁および抵抗Ｒを経てスイツチング回路３
のトランジスタＱのベースに接続されている。検
出回路４は、上記制御対象例えばカセツトデツキ
７のシヤツトオフ動作と関連し、その時にタイマ
ーオフのための検出信号を発生する部分であり、
カセツトデツキ７のシヤツトオフ例えば磁気テー
プのテープエンドを検出するもので、ノツトゲー
トG₁、抵抗Ｒ・コンデンサC₁の時定数回路およ
びゲートG₂で構成され、その動作と関連してタ
イマーオフのためのパルス状の検出信号を発生す
る。ラツチ回路５は、上記パルス状の検出信号を
入力としてセツトされ、その状態を記憶保持し、
上記タイマー２のタイマーオフ入力の受付可能時
にタイマーオフ信号を出力するもので、ナンドゲ
ートG₄，G₅を組合せたRS型のフリツプ・フロツ
プとして構成してある。。そして上記検出回路４
の出力端は、ナンドゲートG₃の１つの入力端に
なつており、またタイマー２のタイマー出力端
は、ラツチ回路５のリセツト入力端つまりナンド
ゲートG₅の１つの入力端および上記ナンドゲー
トG₃の他の１つの入力端に接続してある。そし
てこのラツチ回路５のＱ出力端は、アンドゲート
Q₆の１つの入力となり、このアンドゲートG₆の
他の入力端は、選択スイツチ６のタイマー接点ａ
に接続してあり、かつそのアンドゲートG₆の出
力端は、タイマー２のタイマーオフ入力端に接続
してある。選択スイツチ６の可動接点Ｓは、電源
Ｂに接続されており、オン接点ｂは、ダイオード
D₂および前記抵抗Ｒを経てスイツチング回路３
のトランジスタＱのベースに接続してある。また
選択スイツチ６のオフ接点ｃは、浮いたままの状
態になつている。

次に動作を第３図とともに説明する。まず選択
スイツチ６の可動接点Ｓがオフ接点ｃの側にある
場合には、いかなる動作も開始されない。次に選
択スイツチ６の可動接点Ｓがオフ接点ｂの位置に
ある場合、スイツチング回路３のトランジスタＱ
がダイオードD₂を経て電源Ｂに接続されてベー
ス電流をうるためのオンし、リレーRYが励磁さ
れるので、リレー接点はACラインを閉成して制
御対象としてのカセツトデツキ７に動作のための
セツト電源を供給する。次に選択スイツチ６の可
動接点Ｓがタイマー接点ａの側に設定され、タイ
マー２を一定の時刻t₁にセツトしたと仮定する
と、そのタイマー２は、そのセツトした時刻t₁に
「Ｈ」レベルのタイマー出力を発生する。そして
タイマー出力時刻t₁→t₂の期間は、タイマー強制
オン時間Ｔで、すでに述べたようにタイマーオフ
入力を受付けず、強制的にオンの時間を維持す
る。したがつてこのタイマーオン時間Ｔにおいて
制御対象は起動のため必要なすべての動作を完了
することになる。さてこのタイマー強制オン時間
Ｔにカセツトデツキ７にカセツトの磁気テープが
逆に挿入された場合カセツトデツキ７はすぐに停
止しようとするため、検出回路４は、その制御対
象の停止しようとする動作と関連し時刻t₁にタイ
マーオフのためのパルス状の検出信号を発生す
る。このパルス状の検出信号はナンドゲートG₃
の１つの入力となる。ここでタイマー出力は、オ
ンの状態で「Ｈ」レベルのタイマー出力を出力し
ているため、アンドゲートG₃は、検出信号を受
けた時点でラツチ回路５をセツトする。このとき
ラツチ回路５のＱ出力は、選択スイツチ６のタイ
マー接点ａからの「Ｈ」レベルの電源の入力を条
件として、アンドゲートG₆を通過してタイマー
２のタイマーオフ入力端子に入力される。しかし
このタイマー２のタイマー強制オン時間Ｔにおい
て、タイマー２はこのタイマーオフ入力を受付け
ないため、タイマー出力は、変化せず「Ｈ」レベ
ルのままである。そしてこの間ラツチ回路５のＱ
出力は、「Ｈ」レベルの状態を保持し、それを記
憶している。したがつてここでタイマー強制オン
時間Ｔが過ぎると、タイマー２は、ラツチ回路５
のＱ出力つまり「Ｈ」レベルの信号を入力として
時刻t₂でただちにオフ状態に変化する。このため
タイマー出力は、「Ｈ」レベルから「Ｌ」レベル
に変化し、スイツチング回路３のトランジスタＱ
をオフにし、リレーRYをオフとしてACラインを
しや断する。同時にタイマー出力の「Ｌ」レベル
の信号は、ラツチ回路５のリセツト端に入力され
ラツチ回路５のリセツトする。このようにしてタ
イマー強制オン時間Ｔに発生したタイマーオフの
ための検出信号は、タイマー強制オン時間Ｔの終
了までラツチ回路５により記憶され、その時間の
経過と同時にタイマー２をオフ状態に転換するの
である。なおもちろんこのタイマー強制オン時間
Ｔ外に発生したタイマーオフのための検出信号
は、ラツチ回路５に記憶されると同時にタイマー
２をオフすることになる。

このように本考案によれば、タイマー強制オン
時間に発生したタイマーオフのための検出信号が
強制オン時間の経過までラツチ回路により記憶さ
れ、その検出信号がその時間経過に有効に制御対
象の給電をオフ状態にするため、タイマー強制オ
ン時間における誤動作が未然に防止でき、制御対
象のオフ動作がタイマー強制オン時間においても
確保される。

【図面の簡単な説明】

第１図は本考案の対象となるタイマーの動作を
示すタイムチヤート、第２図は本考案のタイマー
装置のブロツク線図、第３図は本考案のものの動
作時のタイムチヤート図である。 １……タイマー装置、２……タイマー、３……
スイツチング回路、４……検出回路、５……ラツ
チ回路、６……選択スイツチ、７……カセツトデ
ツキ。

Claims (1)

【実用新案登録請求の範囲】
1. あらかじめ定められたタイマー強制オン時間に
   タイマーオフ入力を受付けない状態で一定時間に
   わたつてタイマー出力を発生するタイマーと、こ
   のタイマーの上記タイマー出力で制御対象を動作
   させるスイツチング回路と、上記制御対象の動作
   と関連しタイマーオフのための検出信号を発生す
   る検出回路と、上記検出信号を入力してセツトさ
   れ上記タイマーのオフ入力の受付可能時にタイマ
   ーオフ信号を出力するラツチ回路とを具備したこ
   とを特徴とするタイマー装置。