JPH047879B2 - - Google Patents
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- JPH047879B2 JPH047879B2 JP60046165A JP4616585A JPH047879B2 JP H047879 B2 JPH047879 B2 JP H047879B2 JP 60046165 A JP60046165 A JP 60046165A JP 4616585 A JP4616585 A JP 4616585A JP H047879 B2 JPH047879 B2 JP H047879B2
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- 230000015654 memory Effects 0.000 claims description 89
- 238000006243 chemical reaction Methods 0.000 claims description 61
- 238000004891 communication Methods 0.000 claims description 36
- 230000005540 biological transmission Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Radio Relay Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割多重伝送路上の使用チヤネル
状況を常時監視し、必要に応じてフレーム構成を
変更して交換機へ送出する時分割交換方式に係
り、詳しくは、少ないハード量、交換機内の遅延
を少なくできる時分割交換方式に関する。
状況を常時監視し、必要に応じてフレーム構成を
変更して交換機へ送出する時分割交換方式に係
り、詳しくは、少ないハード量、交換機内の遅延
を少なくできる時分割交換方式に関する。
従来の時分割交換方式を第４図乃至第６図によ
り説明する。
り説明する。
第４図は衛星交換に適用した説明図であつて、
１1，１2は地上局、２はチヤネル割り当て制御
局、３はスイツチ制御局、４は受信機、５はチヤ
ネル交換回路、６1，６2は時間スイツチ、７はカ
ウンタ、８はスイツチ制御回路、９は送信機であ
る。
１1，１2は地上局、２はチヤネル割り当て制御
局、３はスイツチ制御局、４は受信機、５はチヤ
ネル交換回路、６1，６2は時間スイツチ、７はカ
ウンタ、８はスイツチ制御回路、９は送信機であ
る。
第４図に示した如き衛星交換方式における従来
の時分割交換方式は次に述べるような方式で運用
されていた。
の時分割交換方式は次に述べるような方式で運用
されていた。
地上局１1の発呼情報は、地上共通線を介して、
チヤネル割り当て制御局２とスイツチ制御局３に
送られる。チヤネル割り当て制御局２は、発呼情
報を受信すると、地上局１1と衛星Ｓ間のアツプ
リンクＵとダウンリンクＤの空きチヤネルを捕捉
し、その情報を地上局１1と地上局１2には地上共
通線で、また、衛星Ｓ上のチヤネル交換回路５に
は、衛星回線を介して送られる。一方、スイツチ
制御局３は、上記アツプリンクＵとダウンリンク
Ｄの空きチヤネル相互を接続（すなわち交換）す
るための、時間スイツチ制御情報をスイツチ制御
回路８に送る。地上局１1は、アツプリンクＵで
割り当てられたチヤネルを使用して、通信情報を
衛星Ｓへ送る。
チヤネル割り当て制御局２とスイツチ制御局３に
送られる。チヤネル割り当て制御局２は、発呼情
報を受信すると、地上局１1と衛星Ｓ間のアツプ
リンクＵとダウンリンクＤの空きチヤネルを捕捉
し、その情報を地上局１1と地上局１2には地上共
通線で、また、衛星Ｓ上のチヤネル交換回路５に
は、衛星回線を介して送られる。一方、スイツチ
制御局３は、上記アツプリンクＵとダウンリンク
Ｄの空きチヤネル相互を接続（すなわち交換）す
るための、時間スイツチ制御情報をスイツチ制御
回路８に送る。地上局１1は、アツプリンクＵで
割り当てられたチヤネルを使用して、通信情報を
衛星Ｓへ送る。
第５図にアツプリンクＵのフレーム構成を示
す。各地上局から発射される通信情報は、複数チ
ヤネルを１まとめにし、その先頭に衛星上で各地
上局から送られてくる通信情報を同期制御を行う
プリアンブルＰが付加されて（以後バースト情報
と呼ぶ）、衛星５に送られる。一般的にこのプリ
アンブルのビツトに対して通信情報のビツトを大
きくとり、回線効率を高くするようにフレーム長
を長くとつている。
す。各地上局から発射される通信情報は、複数チ
ヤネルを１まとめにし、その先頭に衛星上で各地
上局から送られてくる通信情報を同期制御を行う
プリアンブルＰが付加されて（以後バースト情報
と呼ぶ）、衛星５に送られる。一般的にこのプリ
アンブルのビツトに対して通信情報のビツトを大
きくとり、回線効率を高くするようにフレーム長
を長くとつている。
比較的チヤネル使用率が低い場合、すなわち全
体のトラヒツク量が小さい場合には、最初に割り
当てたバースト割り付けの状態で通信がなされる
（T1時点）。しかし、トラヒツクが混んでくると、
T1時点で使用されていないチヤネル、例えば、
地上局aoから送出されるバースト内のチヤネルを
他の地上局に割り当てるため、アツプリングＵに
おけるバースト割り付けを変更する必要がでてく
る。例えば、地上局ao-1で新たに呼が発生した場
合には、T1時点の３チヤネル多重形式のバース
ト構成をT2時点の４チヤネル多重形式に変更す
ると同時に、地上局aoで使用されていない４つの
チヤネルを他の地上局で使用できるように、２チ
ヤネル多重形式のバースト構成に変更する。
体のトラヒツク量が小さい場合には、最初に割り
当てたバースト割り付けの状態で通信がなされる
（T1時点）。しかし、トラヒツクが混んでくると、
T1時点で使用されていないチヤネル、例えば、
地上局aoから送出されるバースト内のチヤネルを
他の地上局に割り当てるため、アツプリングＵに
おけるバースト割り付けを変更する必要がでてく
る。例えば、地上局ao-1で新たに呼が発生した場
合には、T1時点の３チヤネル多重形式のバース
ト構成をT2時点の４チヤネル多重形式に変更す
ると同時に、地上局aoで使用されていない４つの
チヤネルを他の地上局で使用できるように、２チ
ヤネル多重形式のバースト構成に変更する。
このように、複数チヤネルを１バースト化して
送るようなフレーム構成をとる場合には、逐次、
チヤネルの使用状態を監視し、必要に応じてバー
スト構成の変更を行わないと、回線使用効率が低
下する。
送るようなフレーム構成をとる場合には、逐次、
チヤネルの使用状態を監視し、必要に応じてバー
スト構成の変更を行わないと、回線使用効率が低
下する。
一方、従来の時分割交換方式では、呼が発生し
てから切断するまでは、スイツチは常時固定的に
接続されている。すなわち、第４図において、衛
星上のカウンタ７の制御により、通信情報は時間
スイツチ６にシーケンシヤルに書き込まれ、スイ
ツチ制御回路８でランダムに読み出され、スイツ
チ制御回路８内の制御情報は呼の発生から切断さ
れるまで変化しない。したがつて、アツプリンク
のバースト構成が変化すると、時間スイツチ６が
固定的に接続されているので、その前段にチヤネ
ル変換回路５を置き、アツプリンクの使用チヤネ
ルが可変となつても、時間スイツチ６に入力する
チヤネル番号が変化しないような機能を、チヤネ
ル変換回路５でもつていた。
てから切断するまでは、スイツチは常時固定的に
接続されている。すなわち、第４図において、衛
星上のカウンタ７の制御により、通信情報は時間
スイツチ６にシーケンシヤルに書き込まれ、スイ
ツチ制御回路８でランダムに読み出され、スイツ
チ制御回路８内の制御情報は呼の発生から切断さ
れるまで変化しない。したがつて、アツプリンク
のバースト構成が変化すると、時間スイツチ６が
固定的に接続されているので、その前段にチヤネ
ル変換回路５を置き、アツプリンクの使用チヤネ
ルが可変となつても、時間スイツチ６に入力する
チヤネル番号が変化しないような機能を、チヤネ
ル変換回路５でもつていた。
上記機能を実現するためには、第６図に示すよ
うに、各ハイウエイ毎に１フレーム分の情報を蓄
積するチヤネル変換メモリ１５1，１５2、メモリ
切替制御部１６、メモリ読み出し制御部１７1，
１７2およびカウンタ１８を置く構成をすればよ
い。こゝで、チヤネル変換メモリを２面もたせる
理由は、アツプリンクのバースト構成が変更した
としても、通信情報を上書きしないように制御す
るためである。また、メモリ読み出し制御部を２
面もたせる理由は、変更時点で通信情報の瞬断が
ないように制御するためである。
うに、各ハイウエイ毎に１フレーム分の情報を蓄
積するチヤネル変換メモリ１５1，１５2、メモリ
切替制御部１６、メモリ読み出し制御部１７1，
１７2およびカウンタ１８を置く構成をすればよ
い。こゝで、チヤネル変換メモリを２面もたせる
理由は、アツプリンクのバースト構成が変更した
としても、通信情報を上書きしないように制御す
るためである。また、メモリ読み出し制御部を２
面もたせる理由は、変更時点で通信情報の瞬断が
ないように制御するためである。
以上のような構成を従来の時分割交換方式がと
つていたので、各ハイウエイに対して、チヤネル
変換回路で２フレーム、時間スイツチで１フレー
ム分のメモリを必要とし、ハード量が大きくな
り、また、チヤネル割り当て制御局とスイツチ制
御局とが分離されていたので、制御の複雑化を招
く欠点があつた。
つていたので、各ハイウエイに対して、チヤネル
変換回路で２フレーム、時間スイツチで１フレー
ム分のメモリを必要とし、ハード量が大きくな
り、また、チヤネル割り当て制御局とスイツチ制
御局とが分離されていたので、制御の複雑化を招
く欠点があつた。
したがつて、本発明は伝送路のチヤネル使用状
況に応じて、バースト構成を変更して通信情報を
送る方式をとつた場合、変換機のハード量削減
と、変換機内部遅延の短縮化、制御の簡易化を図
ることを目的とするものである。
況に応じて、バースト構成を変更して通信情報を
送る方式をとつた場合、変換機のハード量削減
と、変換機内部遅延の短縮化、制御の簡易化を図
ることを目的とするものである。
本発明は、時分割多重伝送路上の使用チヤネル
状態を常時監視し、その状態に応じて、使用チヤ
ネルを変更する時分割交換方式において、時分割
多重伝送路上の通信情報を蓄積する一面構成の時
間スイツチと、交換機の入力側と出力側の時分割
多重伝送路上のチヤネル変換制御情報を蓄積する
二面構成のアドレス制御メモリと、時間スイツチ
を制御する二面構成のチヤネル変換メモリとを備
える構成とする。
状態を常時監視し、その状態に応じて、使用チヤ
ネルを変更する時分割交換方式において、時分割
多重伝送路上の通信情報を蓄積する一面構成の時
間スイツチと、交換機の入力側と出力側の時分割
多重伝送路上のチヤネル変換制御情報を蓄積する
二面構成のアドレス制御メモリと、時間スイツチ
を制御する二面構成のチヤネル変換メモリとを備
える構成とする。
上記構成において、時分割多重伝送路上の使用
チヤネルを変更しない時には、片面のアドレス制
御メモリの制御アドレスをチヤネル変換メモリに
与え、一方、二面構成のチヤネル変換メモリのう
ち、一面で該時間スイツチを制御し、もう一方
で、次フレームのスイツチ制御情報を設定する制
御が毎フレーム入れかわり、時間スイツチを制御
するチヤネル変換メモリにより時間スイツチから
通信情報を読み出した後、同一アドレスに次フレ
ームの通信情報を書き込む制御をチヤネル毎に行
い、またチヤネル変換メモリから読み出したスイ
ツチ制御情報を、次フレームのスイツチ制御情報
を作成しているチヤネル変換メモリに送り、アド
レス制御メモリで作成されたチヤネル変換メモリ
のアドレスに設定する。また、時分割多重伝送路
上の使用チヤネルを変更する際には、もう一面の
アドレス制御メモリに設定し、使用チヤネル変更
時点に、それ以前にチヤネル変換メモリを制御し
ていたアドレス制御メモリと切り替え、引き続い
て交換動作を行う。
チヤネルを変更しない時には、片面のアドレス制
御メモリの制御アドレスをチヤネル変換メモリに
与え、一方、二面構成のチヤネル変換メモリのう
ち、一面で該時間スイツチを制御し、もう一方
で、次フレームのスイツチ制御情報を設定する制
御が毎フレーム入れかわり、時間スイツチを制御
するチヤネル変換メモリにより時間スイツチから
通信情報を読み出した後、同一アドレスに次フレ
ームの通信情報を書き込む制御をチヤネル毎に行
い、またチヤネル変換メモリから読み出したスイ
ツチ制御情報を、次フレームのスイツチ制御情報
を作成しているチヤネル変換メモリに送り、アド
レス制御メモリで作成されたチヤネル変換メモリ
のアドレスに設定する。また、時分割多重伝送路
上の使用チヤネルを変更する際には、もう一面の
アドレス制御メモリに設定し、使用チヤネル変更
時点に、それ以前にチヤネル変換メモリを制御し
ていたアドレス制御メモリと切り替え、引き続い
て交換動作を行う。
以下、本発明の一実施例について第１図乃至第
３図により説明する。
３図により説明する。
第１図は本発明の時分割多重方式を衛星交換に
適用した例である。第１図において、１０1，１
０2はアドレス制御メモリ０とアドレス制御メモ
リ１を１１1，１１2はチヤネル変換メモリ０とチ
ヤネル変換メモリ１を、１２は地上制御局を、１
９はセレクタを示す。他の構成は第４図と同様で
ある。即ち、従来との相違は、時間スイツチ６を
一面構成、チヤネル変換メモリを１１1と１１2の
二面構成、また、フレーム構成の変更（バースト
変更）情報を蓄積するアドレス制御メモリを１０
１と１０2の二面構成とし、従来方式で必要とした
チヤネル変換回路５を取り除き、その機能を一面
の時間スイツチ６で実現するところにある。
適用した例である。第１図において、１０1，１
０2はアドレス制御メモリ０とアドレス制御メモ
リ１を１１1，１１2はチヤネル変換メモリ０とチ
ヤネル変換メモリ１を、１２は地上制御局を、１
９はセレクタを示す。他の構成は第４図と同様で
ある。即ち、従来との相違は、時間スイツチ６を
一面構成、チヤネル変換メモリを１１1と１１2の
二面構成、また、フレーム構成の変更（バースト
変更）情報を蓄積するアドレス制御メモリを１０
１と１０2の二面構成とし、従来方式で必要とした
チヤネル変換回路５を取り除き、その機能を一面
の時間スイツチ６で実現するところにある。
地上局１1の発呼情報が地上共通線を介して地
上制御局１２へ送られる。地上制御局１２は、ア
ツプリンクＵとダウンリンクＤの空きチヤネルを
捕捉し、該チヤネル情報を衛星Ｓへ送り、アドレ
ス制御メモリ１０1に設定する。フレーム構成
（バースト構成）を変更する場合には、変更情報
を地上制御局１２で作成し、衛星Ｓ上のアドレス
制御メモリ１０2に書き込む。たゞし、次にまた
フレーム構成を変更する時には、アドレス制御メ
モリ１０1に書き込む。この動作は順番に行われ
る。
上制御局１２へ送られる。地上制御局１２は、ア
ツプリンクＵとダウンリンクＤの空きチヤネルを
捕捉し、該チヤネル情報を衛星Ｓへ送り、アドレ
ス制御メモリ１０1に設定する。フレーム構成
（バースト構成）を変更する場合には、変更情報
を地上制御局１２で作成し、衛星Ｓ上のアドレス
制御メモリ１０2に書き込む。たゞし、次にまた
フレーム構成を変更する時には、アドレス制御メ
モリ１０1に書き込む。この動作は順番に行われ
る。
時間スイツチ６の書き込み／読み出し制御は、
チヤネル変換メモリ１１1とチヤネル変換メモリ
１１2で毎フレーム交互に行われる。例えば、チ
ヤネル変換メモリ１１1が時間スイツチ６の書き
込み／読み出し制御を行つている間、チヤネル変
換メモリ１１2に次フレームの時間スイツチ制御
情報を設定する。この制御は、アドレス制御メモ
リ１０1の制御情報とチヤネル変換メモリ１１1の
読み出しアドレス情報によりなされる。
チヤネル変換メモリ１１1とチヤネル変換メモリ
１１2で毎フレーム交互に行われる。例えば、チ
ヤネル変換メモリ１１1が時間スイツチ６の書き
込み／読み出し制御を行つている間、チヤネル変
換メモリ１１2に次フレームの時間スイツチ制御
情報を設定する。この制御は、アドレス制御メモ
リ１０1の制御情報とチヤネル変換メモリ１１1の
読み出しアドレス情報によりなされる。
第２図は時間スイツチ６の周辺の構成図であ
る。アツプリンクＵのフレーム構成を12msフレ
ーム、768チヤネル多重（64Kb／ｓ換算）、
768bit／チヤネル、50Mb／ｓハイウエイと仮定
すると、バースト情報は受信機４でベースバンド
信号に復調された後、同期用制御情報（プリアン
ブル）が除去され、連続信号に変換後、１ハイウ
エイ当り768bit並列に展開され、多重回路２０1
〜２０8に入力される。そして、各ハイウエイの
情報を超多重して時間スイツチ６で、チヤネル単
位の交換がなされる。時間スイツチ６で交換され
た情報は、分離回路２１1〜２１8でハイウエイ毎
に分離され送信機９を介して地上局１2へ送られ
る。
る。アツプリンクＵのフレーム構成を12msフレ
ーム、768チヤネル多重（64Kb／ｓ換算）、
768bit／チヤネル、50Mb／ｓハイウエイと仮定
すると、バースト情報は受信機４でベースバンド
信号に復調された後、同期用制御情報（プリアン
ブル）が除去され、連続信号に変換後、１ハイウ
エイ当り768bit並列に展開され、多重回路２０1
〜２０8に入力される。そして、各ハイウエイの
情報を超多重して時間スイツチ６で、チヤネル単
位の交換がなされる。時間スイツチ６で交換され
た情報は、分離回路２１1〜２１8でハイウエイ毎
に分離され送信機９を介して地上局１2へ送られ
る。
第３図は本時分割交換方式の動作原理を説明す
るための図である。こゝで、第２図の多重回路２
０1〜２０8で超多重したチヤネル数を４チヤネル
と仮定する。また、時間スイツチ６の入力ハイウ
エイにおいて、フレームＡの第１チヤネルから第
４チヤネルの通信情報を〜とする。通信情報
は時間スイツチ６で第４チヤネル（フレーム
A′）に交換、同様に通信情報，，は、第
１、第２、第３チヤネルに交換されるものと仮定
する。
るための図である。こゝで、第２図の多重回路２
０1〜２０8で超多重したチヤネル数を４チヤネル
と仮定する。また、時間スイツチ６の入力ハイウ
エイにおいて、フレームＡの第１チヤネルから第
４チヤネルの通信情報を〜とする。通信情報
は時間スイツチ６で第４チヤネル（フレーム
A′）に交換、同様に通信情報，，は、第
１、第２、第３チヤネルに交換されるものと仮定
する。
制御情報は、アドレス制御メモリ１０1に設定
される。この設定方法は以下のように行われる。
アドレス制御メモリ１０1のアドレス１にチヤネ
ル変換メモリ１１2のアドレス“４”を、同様に
アドレス制御メモリ１０1のアドレス２，３，４
にチヤネル変換メモリ１１2のアドレス“１”、
“２”、“３”を書き込む。アドレス制御メモリ１
０1，１０2は、通信情報〜を時間スイツチ６
に書き込むのと同期して、アドレス１〜４をシー
ケンシヤルに読み出し、チヤネル変換メモリ１１
１，１１2の制御アドレスを出力する。
される。この設定方法は以下のように行われる。
アドレス制御メモリ１０1のアドレス１にチヤネ
ル変換メモリ１１2のアドレス“４”を、同様に
アドレス制御メモリ１０1のアドレス２，３，４
にチヤネル変換メモリ１１2のアドレス“１”、
“２”、“３”を書き込む。アドレス制御メモリ１
０1，１０2は、通信情報〜を時間スイツチ６
に書き込むのと同期して、アドレス１〜４をシー
ケンシヤルに読み出し、チヤネル変換メモリ１１
１，１１2の制御アドレスを出力する。
時間スイツチ６には、フレームＡの通信情報
〜がシーケンシヤルに書き込まれる。すなわ
ち、時間スイツチ６のアドレス１に通信情報
が、同様にアドレス２〜４に通信情報〜が書
き込まれる。これと並行して、アドレス制御メモ
リ１０1のアドレス１からアドレス４の制御情報
（チヤネル変換メモリ１１2のアドレス制御情報）、
すなわちアドレス“４”、“１”、“２”、“３”が出
力され、チヤネル変換メモリ１１2へ供給される。
このとき、チヤネル変換メモリ１１2に書き込ま
れる時間スイツチ６の制御情報は、カウンタ１４
２の出力情報である（たゞし、初期設定値時の
み）。従つて、チヤネル変換メモリ１１2のアドレ
ス１〜４に時間スイツチ６の読ひ出しアドレス
“２”、“３”、“４”、“１”が書き込まれる。これ
により、フレームＡの通信情報，，，は
フレームA′として，，，に交換される
ことになる。
〜がシーケンシヤルに書き込まれる。すなわ
ち、時間スイツチ６のアドレス１に通信情報
が、同様にアドレス２〜４に通信情報〜が書
き込まれる。これと並行して、アドレス制御メモ
リ１０1のアドレス１からアドレス４の制御情報
（チヤネル変換メモリ１１2のアドレス制御情報）、
すなわちアドレス“４”、“１”、“２”、“３”が出
力され、チヤネル変換メモリ１１2へ供給される。
このとき、チヤネル変換メモリ１１2に書き込ま
れる時間スイツチ６の制御情報は、カウンタ１４
２の出力情報である（たゞし、初期設定値時の
み）。従つて、チヤネル変換メモリ１１2のアドレ
ス１〜４に時間スイツチ６の読ひ出しアドレス
“２”、“３”、“４”、“１”が書き込まれる。これ
により、フレームＡの通信情報，，，は
フレームA′として，，，に交換される
ことになる。
次フレーム、すなわち第３図におけるフレーム
Ｂで、アツプリンクＵのフレーム構成の変更を行
う場合、まえもつて変更情報をアドレス制御メモ
リ１０2に設定する。この設定後、フレームＢの
通信情報が時間スイツチ６に書き込まれる時点
で、それまでチヤネル変換メモリ１１2の制御ア
ドレスを出力していたアドレス制御メモリ１０1
からアドレス制御部メモリ１０2へ制御が切り替
わる。どのフレームからチヤネル割り当てを変更
するかという情報は、例えば各フレームの先頭に
制御チヤネルを設け、その情報にもとづいてフレ
ーム変更タイミングをとる。アツプリンクのフレ
ーム構成の変更情報は、“通信情報の第１チヤ
ネル、同様に通信情報，，を第２、第３、
第４チヤネルを使用するという”という制御情報
である（ダウンリンクのフレーム構成は変化しな
いものと仮定する）。
Ｂで、アツプリンクＵのフレーム構成の変更を行
う場合、まえもつて変更情報をアドレス制御メモ
リ１０2に設定する。この設定後、フレームＢの
通信情報が時間スイツチ６に書き込まれる時点
で、それまでチヤネル変換メモリ１１2の制御ア
ドレスを出力していたアドレス制御メモリ１０1
からアドレス制御部メモリ１０2へ制御が切り替
わる。どのフレームからチヤネル割り当てを変更
するかという情報は、例えば各フレームの先頭に
制御チヤネルを設け、その情報にもとづいてフレ
ーム変更タイミングをとる。アツプリンクのフレ
ーム構成の変更情報は、“通信情報の第１チヤ
ネル、同様に通信情報，，を第２、第３、
第４チヤネルを使用するという”という制御情報
である（ダウンリンクのフレーム構成は変化しな
いものと仮定する）。
フレームＡの第４チヤネル目の通信情報が時
間スイツチ６のアドレス４に書き込まれると、次
にチヤネル変換メモリ１１2のアドレス１の制御
情報“２”が時間スイツチ６に供給され、時間ス
イツチ６のアドレス２の通信情報が、読み出され
る（リードサイクル）（T1時点）。次に同一制御
情報“２”にフレームＢの第１チヤネル目の通信
情報“４”が時間スイツチ６のアドレス２に書き
込まれる（ライトサイクル）。このリード／ライ
トサイクルの間に、チヤネル変換メモリ１１1に
フレームＢの第１チヤネル目の制御情報を設定す
る。即ち、チヤネル変換メモリ１１2の出力情報
“２”をチヤネル変換メモリ１１1に書き込む。チ
ヤネル変換メモリ１１1にスイツチ制御アドレス
“２”を設定するのであるが、その場所は、アド
レス制御メモリ１０2のアドレス１に書き込まれ
たチヤネル変換メモリ１１1のアドレス“３”で
ある。同様に、チヤネル変換メモリ１１1のアド
レス“１”、“２”、“４”に時間スイツチ６のアド
レス“１”、“４”、“３”が設定される。
間スイツチ６のアドレス４に書き込まれると、次
にチヤネル変換メモリ１１2のアドレス１の制御
情報“２”が時間スイツチ６に供給され、時間ス
イツチ６のアドレス２の通信情報が、読み出され
る（リードサイクル）（T1時点）。次に同一制御
情報“２”にフレームＢの第１チヤネル目の通信
情報“４”が時間スイツチ６のアドレス２に書き
込まれる（ライトサイクル）。このリード／ライ
トサイクルの間に、チヤネル変換メモリ１１1に
フレームＢの第１チヤネル目の制御情報を設定す
る。即ち、チヤネル変換メモリ１１2の出力情報
“２”をチヤネル変換メモリ１１1に書き込む。チ
ヤネル変換メモリ１１1にスイツチ制御アドレス
“２”を設定するのであるが、その場所は、アド
レス制御メモリ１０2のアドレス１に書き込まれ
たチヤネル変換メモリ１１1のアドレス“３”で
ある。同様に、チヤネル変換メモリ１１1のアド
レス“１”、“２”、“４”に時間スイツチ６のアド
レス“１”、“４”、“３”が設定される。
以上のように、時間スイツチ６では、１チヤネ
ルの通信情報を読み出した後に、同一のアドレス
に次フレームの通信情報を書き込むので、フレー
ム構成が変更したとしても、従来方式のようなチ
ヤネル変換回路５を必要としない。従来方式で
は、チヤネル変換回路で２フレーム分のバツフア
また時間スイツチ６で１フレーム分のバツフアを
必要とするが、本発明による構成では、１ハイウ
エイ当りに１フレーム分のバツフアでよいので、
従来方式に比較して１／３のメモリ量で実現でき
る利点をもつ。また、遅延時間も同様に低減でき
る。
ルの通信情報を読み出した後に、同一のアドレス
に次フレームの通信情報を書き込むので、フレー
ム構成が変更したとしても、従来方式のようなチ
ヤネル変換回路５を必要としない。従来方式で
は、チヤネル変換回路で２フレーム分のバツフア
また時間スイツチ６で１フレーム分のバツフアを
必要とするが、本発明による構成では、１ハイウ
エイ当りに１フレーム分のバツフアでよいので、
従来方式に比較して１／３のメモリ量で実現でき
る利点をもつ。また、遅延時間も同様に低減でき
る。
さらに、衛星通信に適用する場合、フレーム構
成を12msフレーム、ハイウエイビツトフレーム
を50Mb／ｓ、768チヤネル／ハイウエイ、時間
スイツチ６の収容ハイウエイ数を16と仮定する
と、通信情報を蓄積する時間スイツチ６の所要
LSIは72（たゞしLSIは128Kbitのランダムアクセ
スメモリを前提）に対し、アドレス制御メモリ４
LSI、チヤネル変換メモリ４LSIで、合計で8LSI
程度で実現でき、ハード量の増加がほとんど無い
利点をもつ。従来方式では、時間スイツチ６の前
段にチヤネル変換回路５を用意し、ここでチヤネ
ル割り当ての再整理を行つていた。チヤネル変換
回路５は、時間スイツチ６と同一容量のメモリを
二面構成で実現していたので、LSI数として、72
×２＝144LSI必要としていた。従つて、本発明
による方式では、従来方式に比較して数十分の
一、全体として１／３程度のハード量で実現でき
る。
成を12msフレーム、ハイウエイビツトフレーム
を50Mb／ｓ、768チヤネル／ハイウエイ、時間
スイツチ６の収容ハイウエイ数を16と仮定する
と、通信情報を蓄積する時間スイツチ６の所要
LSIは72（たゞしLSIは128Kbitのランダムアクセ
スメモリを前提）に対し、アドレス制御メモリ４
LSI、チヤネル変換メモリ４LSIで、合計で8LSI
程度で実現でき、ハード量の増加がほとんど無い
利点をもつ。従来方式では、時間スイツチ６の前
段にチヤネル変換回路５を用意し、ここでチヤネ
ル割り当ての再整理を行つていた。チヤネル変換
回路５は、時間スイツチ６と同一容量のメモリを
二面構成で実現していたので、LSI数として、72
×２＝144LSI必要としていた。従つて、本発明
による方式では、従来方式に比較して数十分の
一、全体として１／３程度のハード量で実現でき
る。
以上説明したように、本発明では、チヤネルの
使用状態を常時監視し、その状態に応じて使用チ
ヤネルを変更して交換機へ送る時分割交換方式に
おいて、時間スイツチに１フレームの通信情報を
一旦書き込んだ後、ランダムに通信情報を読み出
し、その時、同一の読み出しアドレスに次フレー
ムの通信情報を書き込む制御をチヤネル毎に行う
構成をとるので、従来方式のようなチヤネル変換
回路を必要とせず、ハード量が１／３に低減でき
ると同時に、遅延時間の短縮を図ることのできる
利点をもつ。
使用状態を常時監視し、その状態に応じて使用チ
ヤネルを変更して交換機へ送る時分割交換方式に
おいて、時間スイツチに１フレームの通信情報を
一旦書き込んだ後、ランダムに通信情報を読み出
し、その時、同一の読み出しアドレスに次フレー
ムの通信情報を書き込む制御をチヤネル毎に行う
構成をとるので、従来方式のようなチヤネル変換
回路を必要とせず、ハード量が１／３に低減でき
ると同時に、遅延時間の短縮を図ることのできる
利点をもつ。
また、本発明では、交換機の入力側と出力側の
時分割多重伝送路上のチヤネル変換制御情報（チ
ヤネル変換メモリのアドレス制御情報）を蓄積す
るアドレス制御メモリを２面もち、時分割多重伝
送路上の使用チヤネルを変更しない時には、片面
のアドレス制御メモリの制御アドレスをチヤネル
変換メモリに与え、使用チヤネルを変更する際に
は、そのチヤネル変換制御情報をもう一方のアド
レス制御メモリに設定して、使用チヤネル変更時
点に他のアドレス制御メモリと切換えるようにし
たので、使用チヤネルの変更時、無瞬断にスイツ
チングできる利点をもつ。
時分割多重伝送路上のチヤネル変換制御情報（チ
ヤネル変換メモリのアドレス制御情報）を蓄積す
るアドレス制御メモリを２面もち、時分割多重伝
送路上の使用チヤネルを変更しない時には、片面
のアドレス制御メモリの制御アドレスをチヤネル
変換メモリに与え、使用チヤネルを変更する際に
は、そのチヤネル変換制御情報をもう一方のアド
レス制御メモリに設定して、使用チヤネル変更時
点に他のアドレス制御メモリと切換えるようにし
たので、使用チヤネルの変更時、無瞬断にスイツ
チングできる利点をもつ。
第１図は本発明の時分割交換方式を衛星交換に
適用した場合の全体構成図、第２図は第１図にお
ける時間スイツチの構成図、第３図は本発明の時
分割交換方式の動作原理図、第４図は従来の時分
割交換方式を衛星交換に適用した図、第５図はア
ツプリンクＵのフレーム構成図、第６図はチヤネ
ル変換回路のブロツク図である。 １1，１2…地上局、２…チヤネル割り当て制御
局、３…スイツチ制御局、４…受信機、５…チヤ
ネル変換回路、６…時間スイツチ、７…カウン
タ、８…スイツチ制御回路、９…送信機、１０1，
１０2…アドレス制御メモリ、１１1，１１2…チ
ヤネル変換メモリ、１２…地上制御局、１３1，
１３2，１３3，１３4，１３5，１３6，１３7…セ
レクタ、１４1，１４2…カウンタ、１５1，１５2
…チヤネル変換メモリ、１６…メモリ切替制御
部、１７1，１７2…メモリ読み出し制御部、１８
…カウンタ、１９…セレクタ、２０1〜２０8…多
重回路、２１1〜２１8…分離回路、２２…制御回
路。
適用した場合の全体構成図、第２図は第１図にお
ける時間スイツチの構成図、第３図は本発明の時
分割交換方式の動作原理図、第４図は従来の時分
割交換方式を衛星交換に適用した図、第５図はア
ツプリンクＵのフレーム構成図、第６図はチヤネ
ル変換回路のブロツク図である。 １1，１2…地上局、２…チヤネル割り当て制御
局、３…スイツチ制御局、４…受信機、５…チヤ
ネル変換回路、６…時間スイツチ、７…カウン
タ、８…スイツチ制御回路、９…送信機、１０1，
１０2…アドレス制御メモリ、１１1，１１2…チ
ヤネル変換メモリ、１２…地上制御局、１３1，
１３2，１３3，１３4，１３5，１３6，１３7…セ
レクタ、１４1，１４2…カウンタ、１５1，１５2
…チヤネル変換メモリ、１６…メモリ切替制御
部、１７1，１７2…メモリ読み出し制御部、１８
…カウンタ、１９…セレクタ、２０1〜２０8…多
重回路、２１1〜２１8…分離回路、２２…制御回
路。
Claims (1)
- 【特許請求の範囲】 １ 時分割多重伝送路上の使用チヤネル状態を常
時監視し、その状態に応じて、使用チヤネルを変
更する時分割交換方式において、 時分割多重伝送路上の通信情報を蓄積する一面
構成の時間スイツチと、交換機の入力側と出力側
の時分割多重伝送路上のチヤネル変換制御情報
（制御アドレス）を蓄積する二面構成のアドレス
制御メモリと、前記時間スイツチを制御する二面
構成のチヤネル変換メモリとを備え、 時分割多重伝送路上の使用チヤネルを変更しな
い時には、片面のアドレス制御メモリの制御アド
レスをチヤネル変換メモリに与え、二面構成のチ
ヤネル変更メモリのうち、一面で時間スイツチを
制御し、もう一方の面で、次フレームのスイツチ
制御情報を設定する制御をフレーム毎に交互に行
い、時間スイツチを制御しているチヤネル変換メ
モリにより時間スイツチから通信情報を読み出し
た後、同一アドレスに次フレームの通信情報を書
き込む制御をチヤネル毎に行い、また、該チヤネ
ル変換メモリから読み出したスイツチ制御情報
を、次フレームのスイツチ制御情報を作成してい
るチヤネル変換メモリに送り、アドレス制御メモ
リから与えられたチヤネル変換メモリのアドレス
に設定し、 時分割多重伝送路上の使用チヤネルを変更する
際には、そのチヤネル変換制御情報をもう一面の
アドレス制御メモリに設定し、使用チヤネル変更
時点に、前のアドレス制御メモリと切り替えて引
き続き交換動作を行うことを特徴とする時分割交
換方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046165A JPS61205096A (ja) | 1985-03-08 | 1985-03-08 | 時分割交換方式 |
| DE19863690103 DE3690103T1 (ja) | 1985-03-08 | 1986-03-06 | |
| PCT/JP1986/000114 WO1986005349A1 (en) | 1985-03-08 | 1986-03-06 | Time sharing switching system |
| US06/939,770 US4759012A (en) | 1985-03-08 | 1986-03-06 | Time division switching system |
| DE3690103A DE3690103C2 (de) | 1985-03-08 | 1986-03-06 | Zeitteilungsschalteinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046165A JPS61205096A (ja) | 1985-03-08 | 1985-03-08 | 時分割交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61205096A JPS61205096A (ja) | 1986-09-11 |
| JPH047879B2 true JPH047879B2 (ja) | 1992-02-13 |
Family
ID=12739398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046165A Granted JPS61205096A (ja) | 1985-03-08 | 1985-03-08 | 時分割交換方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4759012A (ja) |
| JP (1) | JPS61205096A (ja) |
| DE (2) | DE3690103T1 (ja) |
| WO (1) | WO1986005349A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779514B2 (ja) * | 1986-01-24 | 1995-08-23 | 日本電気株式会社 | 時分割時間スイツチ制御方式 |
| FR2623953B1 (fr) * | 1987-11-27 | 1992-11-20 | Cit Alcatel | Unite de gestion pour element de commutation de donnees transmises par multiplexage temporel asynchrone |
| FR2623954B1 (fr) * | 1987-11-27 | 1993-11-19 | Alcatel Cit | Element de commutation de donnees transmises par multiplexage temporel asynchrone |
| US4916692A (en) * | 1988-03-14 | 1990-04-10 | Racal Data Communications Inc. | TDM bus controller |
| SE464003B (sv) * | 1989-06-26 | 1991-02-18 | Ellemtel Utvecklings Ab | Foerfarande att i en digital tidsvaeljare mellan abonnenter genomkoppla bredbandsfoerbindeler samt en anordning foer att genomfoera foerfarandet |
| JP3197607B2 (ja) * | 1992-05-13 | 2001-08-13 | 富士通株式会社 | 時間スイッチ装置 |
| JPH0767154A (ja) * | 1993-08-25 | 1995-03-10 | Fujitsu Ltd | タイムスイッチのアドレス変換装置 |
| SE513950C2 (sv) * | 1998-02-12 | 2000-12-04 | Ericsson Telefon Ab L M | Förfarande och anordning i ett mobiltelekommunikationsnät för att åstadkomma en flerkanalsföbindelse |
| US6597690B1 (en) | 1999-01-22 | 2003-07-22 | Intel Corporation | Method and apparatus employing associative memories to implement limited switching |
| US6570887B2 (en) * | 1999-01-22 | 2003-05-27 | Intel Corporation | Method and apparatus employing associative memories to implement message passing |
| JP3455474B2 (ja) * | 1999-08-27 | 2003-10-14 | 株式会社沖コムテック | ディジタル交換装置およびその装置のデータ交換方法 |
| US20020176410A1 (en) * | 2001-05-16 | 2002-11-28 | Macadam Dave | Time-slot interchange switches having automatic frame alignment measurement and programming capability |
| US7257115B2 (en) | 2002-07-25 | 2007-08-14 | Integrated Device Technology, Inc. | Data memory address generation for time-slot interchange switches |
| US7266128B1 (en) | 2002-12-06 | 2007-09-04 | Integrated Device Technology, Inc. | Time-slot interchange switches having efficient block programming and on-chip bypass capabilities and methods of operating same |
Citations (2)
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|---|---|---|---|---|
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| JPS57115371A (en) * | 1981-01-09 | 1982-07-17 | Osaka Shiiring Insatsu Kk | Printer for hand labeler |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3967070A (en) * | 1975-08-21 | 1976-06-29 | Gte Automatic Electric Laboratories Incorporated | Memory operation for 3-way communications |
| JPS5773144U (ja) * | 1980-10-23 | 1982-05-06 | ||
| DE3045606C2 (de) * | 1980-12-03 | 1984-04-05 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung für Zeitmultiplex-Fernmeldevermittlungsanlagen für Mehrkanalverbindungen |
| DE3122230A1 (de) * | 1981-06-04 | 1982-12-23 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer zeitmultiplex-fernmeldevermittlungsanlagen, insbesondere pcm-fernsprechvermittlungsanlagen, mit zeitmultiplexleitungen, deren zeitkanaele teils fuer nachrichtenverbindungen und teils zur uebertragung von signalisierungsinformationen dienen |
| CA1171946A (en) * | 1981-09-11 | 1984-07-31 | Mitel Corporation | Time division switching matrix |
| US4470139A (en) * | 1981-12-28 | 1984-09-04 | Northern Telecom Limited | Switching network for use in a time division multiplex system |
| JPS59171093A (ja) * | 1983-03-18 | 1984-09-27 | Fujitsu Ltd | 記憶回路の記憶デ−タ変更方式 |
| JPS60102937U (ja) * | 1983-12-20 | 1985-07-13 | 三菱電機株式会社 | バ−コ−ドラベル発行装置 |
| EP0503216B1 (fr) * | 1991-03-15 | 1995-01-25 | Conti Florentia S.R.L. | Dispositif de sélection des aiguilles pour machine à tricoter circulaire, en particulier pour les bas |
-
1985
- 1985-03-08 JP JP60046165A patent/JPS61205096A/ja active Granted
-
1986
- 1986-03-06 US US06/939,770 patent/US4759012A/en not_active Expired - Fee Related
- 1986-03-06 DE DE19863690103 patent/DE3690103T1/de active Pending
- 1986-03-06 DE DE3690103A patent/DE3690103C2/de not_active Expired - Fee Related
- 1986-03-06 WO PCT/JP1986/000114 patent/WO1986005349A1/ja active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776973A (en) * | 1980-10-29 | 1982-05-14 | Matsushita Electric Ind Co Ltd | Tranfer machine |
| JPS57115371A (en) * | 1981-01-09 | 1982-07-17 | Osaka Shiiring Insatsu Kk | Printer for hand labeler |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61205096A (ja) | 1986-09-11 |
| WO1986005349A1 (en) | 1986-09-12 |
| US4759012A (en) | 1988-07-19 |
| DE3690103C2 (de) | 1994-01-27 |
| DE3690103T1 (ja) | 1987-04-02 |
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