JPS59171093A - 記憶回路の記憶デ−タ変更方式 - Google Patents
記憶回路の記憶デ−タ変更方式Info
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- JPS59171093A JPS59171093A JP58045403A JP4540383A JPS59171093A JP S59171093 A JPS59171093 A JP S59171093A JP 58045403 A JP58045403 A JP 58045403A JP 4540383 A JP4540383 A JP 4540383A JP S59171093 A JPS59171093 A JP S59171093A
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- JP
- Japan
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- data
- memory circuit
- stored data
- address control
- signal
- Prior art date
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- Granted
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- 230000015654 memory Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 101100154697 Pseudomonas aeruginosa (strain ATCC 15692 / DSM 22644 / CIP 104116 / JCM 14847 / LMG 12228 / 1C / PRS 101 / PAO1) tsi2 gene Proteins 0.000 description 2
- 235000002754 Acer pseudoplatanus Nutrition 0.000 description 1
- 240000004731 Acer pseudoplatanus Species 0.000 description 1
- 235000006485 Platanus occidentalis Nutrition 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は記憶回路の記憶データを変更する方式に係り、
特に記憶回路の記憶データの変更を回線を断とすること
なく短時間で行うことが出来る記憶回路のデータ変更方
式に関するものである。
特に記憶回路の記憶データの変更を回線を断とすること
なく短時間で行うことが出来る記憶回路のデータ変更方
式に関するものである。
（ｂ）従来技術と問題点
以下、従来の記憶回路の記憶データ変更方式を時分割交
換スイッチを例にとって説明する。
換スイッチを例にとって説明する。
第１図は従来例の時分割交換スイッチのプロ、ツタ図、
第２図はデータフレーム構成図である。
第２図はデータフレーム構成図である。
図中１，２はタイムスロット交換ユニット（以下ＴＳＩ
と称す）、３はセレクタ（以下ＳＥＬと称す）、４．
６はデータメモリ、５，７けアドレスコントロールメモ
リ、８は制御器、９はデータ領域、１０は空き領域を示
す。
と称す）、３はセレクタ（以下ＳＥＬと称す）、４．
６はデータメモリ、５，７けアドレスコントロールメモ
リ、８は制御器、９はデータ領域、１０は空き領域を示
す。
ＴＳＩＩ、２は２重化構成で動作しており、５ＥＬ３で
はＴＳＩ １，２の出力信号り、Ｅのどちらかを選択し
て信号Ｆとして出力している１、アドレスコントロール
メモリ５，７ば、信月線Ａより送られてきたデータメモ
リ４，６に記憶したデータを、読み出すアドレスを時間
的に制御するもので、この大−尾のブータラ読み出すア
ドレスをアドレスコントロールデータとしてｉ己憶して
いる。このアドレスコントロールデータ全史Ｗｒする必
要が生ずると、信号線Ｂよりデーター新命令と更新する
アドレスコントロールデータが制御器８に送られてきて
、制御器８の制御により、アドレスコントロールメモリ
５．７に記憶したアドレスコントロールデータを更新す
るが、これは第２図に示スデータタイムスロットの空領
域１ｏで行う。
はＴＳＩ １，２の出力信号り、Ｅのどちらかを選択し
て信号Ｆとして出力している１、アドレスコントロール
メモリ５，７ば、信月線Ａより送られてきたデータメモ
リ４，６に記憶したデータを、読み出すアドレスを時間
的に制御するもので、この大−尾のブータラ読み出すア
ドレスをアドレスコントロールデータとしてｉ己憶して
いる。このアドレスコントロールデータ全史Ｗｒする必
要が生ずると、信号線Ｂよりデーター新命令と更新する
アドレスコントロールデータが制御器８に送られてきて
、制御器８の制御により、アドレスコントロールメモリ
５．７に記憶したアドレスコントロールデータを更新す
るが、これは第２図に示スデータタイムスロットの空領
域１ｏで行う。
この為１つの空領域で変更全行なう数量に限りがあり、
アドレスコントロールデータの変更が多数になった場合
は、数個の空領域を使用片ねばならず、ある時間が必要
で其の間は回線断となる欠点がある。
アドレスコントロールデータの変更が多数になった場合
は、数個の空領域を使用片ねばならず、ある時間が必要
で其の間は回線断となる欠点がある。
（Ｃ） 発明の目的
本発明の目的は上記の欠点をなくするために記憶回路の
データの変更を、回線を断とすることなく短時間で出来
る記憶回路のデータ変更方式の提供にある。
データの変更を、回線を断とすることなく短時間で出来
る記憶回路のデータ変更方式の提供にある。
（ｄ） 発明の構成
本発明は上記の目的を達成するために、第１の記憶回路
、第２の記憶回路及び該第１の記憶回路の出力あるいは
該第２の記憶回路の出力を選択する選択手段及び該第１
の記憶回路、該第２の記憶回路、該選択手段を制御する
制御１手段を設け、該制御手段に、該第１の記憶回路の
記憶データを変更したい旨の指示があつ７０時、該制御
手段が該記憶データ全変更したい第１の記憶回路の動作
を停止させるとともに、該選択手段に、該第２の記憶回
路の出力を選択させることを特徴どする。
、第２の記憶回路及び該第１の記憶回路の出力あるいは
該第２の記憶回路の出力を選択する選択手段及び該第１
の記憶回路、該第２の記憶回路、該選択手段を制御する
制御１手段を設け、該制御手段に、該第１の記憶回路の
記憶データを変更したい旨の指示があつ７０時、該制御
手段が該記憶データ全変更したい第１の記憶回路の動作
を停止させるとともに、該選択手段に、該第２の記憶回
路の出力を選択させることを特徴どする。
（ｅ） 発明の実施例
以下本発明の１実施例につき図に従って詳細に説明する
。尚、ここにおいても、時分割交換スイッチ金側にとっ
て説明する。
。尚、ここにおいても、時分割交換スイッチ金側にとっ
て説明する。
第３図は本発明の実施例の時分割交換スイツチのブロッ
ク図である。
ク図である。
図中第１図と同一機能のものは同一記号で示し３′はセ
レクタ、９は制御器を示す。
レクタ、９は制御器を示す。
通常はＴＳＩＩとＴＳＩ２は２重化構成で動作しており
、Ｓ Ｅ Ｌ ３’ではＴＳＩＩ、２の出力信号り、Ｅ
のどちらかを信号Ｆとして出力している。
、Ｓ Ｅ Ｌ ３’ではＴＳＩＩ、２の出力信号り、Ｅ
のどちらかを信号Ｆとして出力している。
アドレスコントロールデータの変更が必要になると信号
線Ｂよりデータ更新命令と更新するアドレスコントロー
ルデータが制御器９に送られてくる。
線Ｂよりデータ更新命令と更新するアドレスコントロー
ルデータが制御器９に送られてくる。
すると制御器９け、信号線■を介しイハ号を、ＳＥＬイ
に出力し、信−ＱＤを選択するようにさせ、又信月線Ｇ
を介し信号を発し、ＴＳＩ２の通常の動作を停止し、ア
ドレスフントロールデータの書き込みを行なわせる。こ
の書き込み所要時間は定まっているので、書き込み完了
した所定の時間になると信号線Ｇ、 ｔｉ、 Ｉ’に
介し信号を発し、ＴＳＩ２を通常の動作とし、Ｓ Ｅ
Ｌ ３’は信号Ｅを選択するようにさ？、変更後のアド
レスコントロールデータにて交換サービスをするように
し、ＴＳＩＩの通常の動作を停止させアドレスコントロ
ールデータのド）き込み状態とし、信号線Ｃを介し、Ｔ
ＳＩ２のアドレスコン）・ロールメモリ７の変更後のア
ドレスコントロールデータを書き込まぜる。書き込みの
所′岑時間は定−十っているので書き込み完了した所定
の時間になると信号線Ｈより信号を発し、２重化構成の
動作をするようにさせる。
に出力し、信−ＱＤを選択するようにさせ、又信月線Ｇ
を介し信号を発し、ＴＳＩ２の通常の動作を停止し、ア
ドレスフントロールデータの書き込みを行なわせる。こ
の書き込み所要時間は定まっているので、書き込み完了
した所定の時間になると信号線Ｇ、 ｔｉ、 Ｉ’に
介し信号を発し、ＴＳＩ２を通常の動作とし、Ｓ Ｅ
Ｌ ３’は信号Ｅを選択するようにさ？、変更後のアド
レスコントロールデータにて交換サービスをするように
し、ＴＳＩＩの通常の動作を停止させアドレスコントロ
ールデータのド）き込み状態とし、信号線Ｃを介し、Ｔ
ＳＩ２のアドレスコン）・ロールメモリ７の変更後のア
ドレスコントロールデータを書き込まぜる。書き込みの
所′岑時間は定−十っているので書き込み完了した所定
の時間になると信号線Ｈより信号を発し、２重化構成の
動作をするようにさせる。
このようにすることにより回線を断することなくシカモ
アドレスコントロールデータの変更全１瞬に行なうこと
が出来る。
アドレスコントロールデータの変更全１瞬に行なうこと
が出来る。
（ｆ） 発明の効果
以上詳細に説明せる如く本発明によれげ配憶回路のデー
タの変更を回線を断とすることなく１瞬に行なうことが
出来る効果がある。
タの変更を回線を断とすることなく１瞬に行なうことが
出来る効果がある。
第１図は従来例の時分割交換スイッチのブロック図、第
２図はデータフレーム構成図、第３図は本発明の実施例
の時分割交換スイッチのブロック図である。 図中１．２はタイトスロット変換ユニット、３゜３′は
セレクタ、４，６はデータメモリ、５，７はアドレスコ
ントロールメモリ、８，９は制御器を示す。 不 １ 図 茶 ２ 図 岑３ 祠
２図はデータフレーム構成図、第３図は本発明の実施例
の時分割交換スイッチのブロック図である。 図中１．２はタイトスロット変換ユニット、３゜３′は
セレクタ、４，６はデータメモリ、５，７はアドレスコ
ントロールメモリ、８，９は制御器を示す。 不 １ 図 茶 ２ 図 岑３ 祠
Claims (1)
- 第１の記憶回路、第２の記憶回路及び該第１の記憶回路
の出力あるいは該第２の記憶回路の出力を選択する選択
手段及び該第１の記憶回路、該第２の記憶回路、該選択
手段を制御する制御手段を設け、該制御手段に、該第１
の記憶回路の記憶データを変更したい旨の指示があった
時、該制御手段が該記憶データ全変更したい第１の記憶
回路の動作を停止さぜるとともに、該選択手段に、該第
２の記憶回路の出力を選択させることを特徴とする記憶
回路の記憶データ変更方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045403A JPS59171093A (ja) | 1983-03-18 | 1983-03-18 | 記憶回路の記憶デ−タ変更方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045403A JPS59171093A (ja) | 1983-03-18 | 1983-03-18 | 記憶回路の記憶デ−タ変更方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171093A true JPS59171093A (ja) | 1984-09-27 |
| JPS6322380B2 JPS6322380B2 (ja) | 1988-05-11 |
Family
ID=12718283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045403A Granted JPS59171093A (ja) | 1983-03-18 | 1983-03-18 | 記憶回路の記憶デ−タ変更方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59171093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986005349A1 (en) * | 1985-03-08 | 1986-09-12 | Nippon Telegraph And Telephone Corporation | Time sharing switching system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153633A (en) * | 1976-06-16 | 1977-12-20 | Toshiba Corp | Memory correcting system |
-
1983
- 1983-03-18 JP JP58045403A patent/JPS59171093A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153633A (en) * | 1976-06-16 | 1977-12-20 | Toshiba Corp | Memory correcting system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986005349A1 (en) * | 1985-03-08 | 1986-09-12 | Nippon Telegraph And Telephone Corporation | Time sharing switching system |
| US4759012A (en) * | 1985-03-08 | 1988-07-19 | Nippon Telegraph And Telephone Corporation | Time division switching system |
| DE3690103C2 (de) * | 1985-03-08 | 1994-01-27 | Nippon Telegraph & Telephone | Zeitteilungsschalteinrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6322380B2 (ja) | 1988-05-11 |
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