JPH0470652B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、マイクロコンピユートを含むコンピ
ユータに関するものである。 マイクロコンピユータは一般に内蔵プログラム
から得られる一連の命令に従つて動作する。各命
令の１つの重要の部分はいわゆる「機能」とよば
れているもので、その機能はその命令に応答して
プロセツサにより実行される。プログラムからの
命令中に生ずるある特定の機能に対してどのよう
に応答するかをプロセツサは知らなければならな
いから、可能な「機能」の限られたセツトで動作
することが必要である。これは「機能セツト」と
して知られており、プロセツサが識別および従う
ことができる機能の範囲を表すものである。命令
がプロセツサにより受けられるたびに、プロセツ
サはその命令の機能を１つまたはそれ以上のマイ
クロ命令に翻訳しなければならない。そのマイク
ロ命令は、求められている命令を実行するために
レジスタとメモリおよびデータ路の間で信号の交
換が行われるように、マイクロコンピユータ内で
の電気信号の転送を制御する。 集積回路技術の進歩によりマイクロコンピユー
タ・チツプ上により多くの部品を設けられるよう
になるとともに、プロセツサによる可能の範囲を
拡張するという要求も増大してきている。そのた
めに、マイクロコンピユータで使用される機能セ
ツトが一層複雑になつてきている。機能セツトが
大規模になるとともに、求められている機能を符
号化するために必要なビツト位置が多くなる。そ
のためにより大型のプロセツサが必要となり、機
能の復号と、それらの機能から生ずるマイクロ命
令の実行における遅延時間が長くなる。 本発明の目的は簡単に復号できる改良した命令
を有するコンピユータを得ることである。 本発明の他の目的は、１つ以上のシーケンス命
令を用いることにより、可変ビツト長を有する値
を累積できるプロセツサを有するコンピユータを
得ることである。 本発明の更に他の目的は、可変長オペランドを
オペランド・レジスタにロードさせるようにする
機能を有するマイクロコンピユータを得ることで
ある。 本発明の別の目的は、可変長の正または負のオ
ペランドをロードさせられる機能を有するコンピ
ユータを得ることである。 本発明の更に別の目的は、コンピユータの語長
とは無関係に各命令を一定のビツト長にできるコ
ンピユータを得ることである。 本発明は、プロセツサとメモリを備え、前記プ
ロセツサは、プロセツサにより逐次実行するため
の複数の命令より成るプログラムに応答していく
つかのオペレーシヨンを実行するように構成さ
れ、各命令はプロセツサにより実行すべき機能を
指定する１組の機能ビツトを含み、機能は選択可
能な機能セツトのうちの１つであり、(a)前記プロ
セツサは、（）データ保持器を構成する複数の
レジスタおよびそれらのレジスタとの間でデータ
の転送を行うために用いるデータ転送器と、（）
各命令を受け、その命令に関連する値を選択され
たデータ保持器にロードするための手段と、（）
前記データ転送器とレジスタを制御し、前記機能
ビツトに応答してプロセツサを前記機能ビツトに
従つて動作させる制御器と、(b)前記機能セツトは
少くとも１つのプレフイクシング機能と他の機能
を含み、前記制御器はプレフイクシング機能を含
む命令に関連する前記値を前記データ保持器の、
前記他の機能を有する命令に関連する場合とは異
なる位の位置にロードさせ、それにより、別の命
令から得た複数の値をデータ保持器にロードさせ
るようにして可変ビツト長の値を累積させるコン
ピユータを提供するものである。 なるべくなら、前記プロセツサはオペランド・
レジスタと、前記機能ビツトから得た値を保持す
るように構成されたレジスタを含み、それに前記
制御器が応答してプロセツサのオペレーシヨンを
決決し、前記機能セツトは複数の直接機能を含
み、それらの直接機能に応答して前記制御器は、
前記オペランド・レジスタに保持されているオペ
ランドについてプロセツサにオペレーシヨンを実
行させるように構成されるようにする。 とくに有用な構成においては、前記１つのプロ
セツサレジスタは前記オペランドレジスタを構成
する。 本発明は集積回路装置を用いるマイクロコンピ
ユータにとくに応用でき、このマイクロコンピユ
ータという用語はコンピユータがどれだけ小型か
ということについては何の制約も課すものではな
いことがわかるであろう。 本発明は、メモリと、複数のレジスタを与える
プロセツサと、前記メモリおよび前記レジスタか
らのデータの入力と出力を制御する制御器とを有
する集積回路装置を備え、前記制御器は、プロセ
ツサにより逐次実行される複数の命令より成る内
蔵プログラムに応答して、より多くのレジスタの
１つに保持されているデータについていくつかの
オペレーシヨンをプロセツサに実行させるように
構成され、各命令は機能セツトから選択された求
められている機能を指定する機能ビツトセツトを
有し、前記機能セツトは(a)直接機能と、(b)１つま
たはそれ以上の他の機能を備え、直接機能に応答
して前記制御器は、オペランドレジスタ内のオペ
ランドについて求められているオペレーシヨンを
プロセツサに実行させ、前記他の機能に応答し
て、前記制御器はオペランド・レジスタ内のデー
タの場所を変えて種々の長さのオペランドを可能
とするように構成されるマイクロコンピユータも
提供するものである。 なるべくなら、前記プロセツサは、各命令に対
応するデータビツトを前記オペランド・レジスタ
内にロードするための手段を含み、前記制御器
は、プレフイクシング機能を有する前記他の機能
に応答して、前記オペランド・レジスタ内のデー
タを異なる位の位置へ転送させることにより、１
つ以上の命令に関連するデータをオペランド・レ
ジスタ内に加えられるようにして、異なるビツト
長のオペランドを累積させるように構成する。 なるべくなら、前記機能セツトは少くとも１つ
の間接機能を含み、その間接機能に応答して前記
制御器は前記プロセツサに、オペランド・レジス
タの内容を使用させて、前記オペランド・レジス
タ以外の１つまたはそれ以上の他のレジスタに保
持されているデータを基にしてプロセツサにより
実行される複数の可能なオペレーシヨンの１つを
指示させるようにする。 なるべくなら、前記制御器はプロセツサ・レジ
スタを制御するマイクロ命令の形の複数の選択可
能な出力信号を与えるように構成されたマイクロ
命令プログラムと、機能ビツトに応答してアドレ
ス信号をマイクロ命令プログラムに与えて、前記
アドレスに応じて１つまたはそれ以上のマイクロ
命令を選択するようになる。 なるべくなら、前記アドレス手段は、間接機能
を含む命令に応答してマイクロ命令プログラム中
のアドレスを選択するためにオペランド・レジス
タの内容を使用するように構成されるようにす
る。 ある実施例においては、前記プロセツサは直接
機能または間接機能に応答して、プロセツサ・レ
ジスタに保持されているデータに加えて、前記メ
モリに保持されているデータを基にしてオペレー
シヨンを行うようにする。 なるべくなら、機能セツトは２つのプレフイク
シング機能を含み、第１のプレフイクシング機能
は可変長の正の値を可能とし、第２のプレフイク
シング機能は可変長の負の値を可能とする。 本発明は、それぞれ機能部分と非機能部分を有
する第１の種類の命令を与える過程と、その第１
の種類の各命令に対して前記機能部分を復号して
機能の第１の群のどれを実行するかを決定する過
程と、前記第１の群の決定された機能を実行する
過程と、機能部分と非機能部分を有する第２の種
類の命令を与える過程と、その第２の種類の前記
機能を復号し、それに応答して、別の命令の非機
能部分と連続させるために前記第２の種類の前記
命令の非機能部分を配置する過程と、を備え、前
記実行過程は、前記第１の種類の前記命令の前記
非機能部分を用いて、いまの実行過程に関連して
オペレーシヨンを形成または探す過程を含む、可
変長オペレーシヨンを発生または探すことができ
るようするためにコンピユータ装置を動作させる
方法も提供するものである。 この明細書で説明するマイクロコンピユータは
Transputer（インモス・インターナシヨナル
（Inmos International）plcの商標）の例であつ
て、このTransputerはプロセツサとメモリ、お
よび外部との通信を行うためのリンクを含む１つ
のシリコンチツプを備えている。このマイクロコ
ンピユータは複数の処理を並行して実行できると
ともに、スケジユーリングと、同じチツプ上のプ
ロセスの間または異なるチツプ上のプロセスの間
の通信を行うことができる。各マイクロコンピユ
ータはプロセツサが設けられているチツプと同じ
チツプ上に、プログラム可能なRAMの形のＫバ
イト・メモリを少なくとも１つ有し、プロセツサ
はチツプのメモリ中のプログラムに従うことがで
きる。このマイクロコンピユータは複数の通信リ
ンク、ここでは直列リンクと呼ぶ、を有する。こ
の直列リンクにより、相互に接続されているマイ
クロコンピユータのネツトワークにマイクロコン
ピユータを接続して、任意の１台のマイクロコン
ピユータをネツトワークのためのビルデイング・
ブロツクとして使用できるようにすることができ
る。任意の２台のマイクロコンピユータの間の通
信は１本または２本の特定のピンの間の接続を行
う直列リンクにより行われる。各接続によりただ
２台のマイクロコンピユータが相互に接続され
る。各リンクは他のマイクロコンピユータまたは
どの外部メモリとも共用されない。このマイクロ
コンピユータには、ネツトワーク内のマイクロコ
ンピユータの間のデータ伝送において同期をとる
ための手段が設けられ、２台のマイクロコンピユ
ータの間のリンク介する通信を受信マイクロコン
ピユータまたは送信マイクロコンピユータにより
開始できるようにする。 このマイクロコンピユータは、それぞれ２つの
部分より成る複数の順次命令を有するプログラム
を含む。１つの部分は命令の機能を表し、他の部
分はオペランド・レジスタにロードされるデータ
を表す。このようにして、各命令の機能部分のビ
ツト長は、プロセツサの語長とは無関係に同じで
あり、また、プロセツサの語長とは無関係に機能
のフオーマツトと機能ビツト長の一様性が達成さ
れる。このマイクロコンピユータの別の重要な特
徴は、それの動作が簡単で効率的な機能セツトを
用いて行われることである。その機能セツトは最
小数のオペランド・レジシタより成る。その機能
セツトは、オペランド・レジスタの内容を基にし
てプロセツサを動作させる直接機能を含む。好適
な構成においては、マイクロコンピユータは１つ
の間接機能と２つのプレフイクシング機能も含
む。間接機能を用いることにより、データレジス
タの数を増加させず、かつデータレジスタを大型
にすることなしに、オペレーシヨンを実行するた
めに多数のプロセツサ・オペレーシヨンを使用で
きる。更に、プレフイクシング機能を用いること
により可変長オペランドが得られる。 この例のマイクロコンピユータを使用すること
により、いくつかのマイクロコンピユータを相互
に結合することによつて求められている任意のマ
イクロコンピユータを形成でき、そのようにして
形成されたネツトワークは任意の１台のマイクロ
コンピユータと同様に動作する。 以下、図面を参照して本発明を詳しく説明す
る。 構造についての全体的な説明 本発明のマイクロコンピユータの主な要素が、
ｐ形井戸相補MOS技術を用いて１枚のシリコン
チツプ１１の上に形成されている様子が第１図に
示されている。これについては第１７図を参照し
て後で詳しく説明する。チツプ上の部品は第１図
に長方形で示されているが、それらの長方形は部
品の相対的な寸法と位置を示すものではないこと
がわかるであろう。チツプ上には中央処理装置
（CPU）１２が設けられる。このCPU１２は読出
し専用メモリ（ROM）１３を含む。CPU１２は
メモリ・インタフエイス１４を含む。このメモ
リ・インタフエイス１４はインタフエイス制御ロ
ジツク１５により制御される。CPU１２は演算
論理ユニツト（ALU）と、レジスタと、データ
路とを含む。これについては第３図を参照して説
明する。CPU１２とメモリ・インタフエイス１
４はバス１６に接続される。このバス１６はチツ
プ１１上の要素を相互に接続する。サービス装置
１７に複数の入力ピン１８が設けられる。入力ピ
ン１８には零Ｖ電源ピンと、5V電源ピンと、マ
イクロコンピユータを定められた状態にリセツト
するためのリセツトピンと、クロツクピン２８と
が含まれる。このマイクロコンピユータには十分
な数のメモリがチツプ１１上に設けられる。それ
らのメモリはランダム・アクセス・メモリ
（RAM）１９とRAM２０により表されている。
チツプに設けるメモリの数は1Kバイト以下であ
つてはならない。というのは、外部メモリを使用
することなしにプロセツサ１２を動作させること
ができるのに十分なメモリ容量を必要とするから
である。チツプ上のメモリの容量はなるべく少く
とも4Kバイトにする。チツプ上のRAMとROM
の間の区分は、マイクロコンピユータに対する特
定の要求に適合するように選択できる。このメモ
リは冗長領域21も含む（この冗長領域は米国特許
4346459号明細書、米国特許出願第494613号また
は英国特許出願第8231055号に開示されているよ
うなもので構成できる）。この冗長領域21は、メ
モリ１９または２０な欠陥のある領域の代りに用
いるために、図示のようにヒユーズにより選択的
に接続できる列と行を有し、それにより満足に使
用されるチツプの歩留りを高くする。このマイク
ロコンピユータの動作にはピン２８からのクロツ
クパルスに応答するタイミング制御が含まれる。
外部メモリ・インタフエイス２３が設けられる。
この外部メモリ・インタフエイス２３はピン２４
を介して外部メモリ（図示せず）に接続される。
ネツトワークを形成するようにマイクロコンピユ
ータを他の類似のマイクロコンピユータへ結合で
きるようにするために、複数の（図示の例では
４）直列リンク２５が設けられる。各直列リンク
２５は入力ピン２６と出力ピン２７を有する。各
ピンは、別のマイクロコンピユータの対応する出
力ピンと入力ピンに対する単一のピン−ピン接続
を形成するために使用できる。各直立リンクはプ
ロセス・スケジユーリング・ロジツクを構成する
同期論理ユニツト１０に接続される。図には４つ
の直列リンク２５が示されているが、１つのネツ
トワークを形成するために３つのリンクまたは２
つのリンクを使用できる。ただし、できれば少く
とも６つ、たとえば７つのリンクを用いるように
する。それらのリンクは希望する任意のアレイで
完全に相互接続できるように設けられる。 チツプメモリ、通信チヤネルおよびリンクの使用
についての全体的な説明 第２図はマイクロコンピユータのいくつかの要
素を詳しく示すもので、とくにチツプ上における
メモリの使用を示すものである。このマイクロコ
ンピユータは同じチツプ上で複数のプロセスを並
行して実行するために使用でき、第２図には３つ
の並行プロセスのオペレーシヨンが示されてい
る。メモリはプログラム３０を格納するために使
用される。そのプログラム３０はROM２０また
RAM１９に格納できる。ここで説明している例
では、マイクロコンピユータは16ビツト語のデバ
イスであるが、他の語長も使用できる。プログラ
ム３０は一連の命令で構成される。ここで説明し
ている例では各命令の長さは８ビツトで、プロセ
ツサの語長が16ビツト以外のものであつても、こ
の命令の語長は変らない。各命令のフオーマツト
は第５図に示すようなものであつて、上位の４ビ
ツトは命令の機能を表し、下位４ビツトはデータ
を表す。プログラム３０は各命令の指定された部
分に保持されるもの以外のデータは含まない。プ
ロセツサが各機能に応答するやり方と、データを
取り扱うやり方は機能セツトから選択されたある
特定の機能に依存するが、各命令の機能部とデー
タ部のフオーマツトは常に同じである。メモリは
データ３１も格納する。そのデータ３１はROM
２０またはRAM１９に格納できる。 このマイクロコンピユータはいくつかのプロセ
スを時分割式にいつしよに実行する。いつしよに
実行されるプロセスは並行プロセスと呼ばれる。
任意の時刻にはマイクロコンピユータのよりただ
１つのプロセスが実際に実行される。このプロセ
スは並行プロセスと呼ばれる。マイクロコンピユ
ータにより実行される各並行プロセスは、プロセ
スにより取り扱われるローカル変数と一時的な値
を保持するための作業域と呼ばれるメモリの領域
を使用する。各作業域の第１のローカル変数のア
ドレスは作業域ポインタ（WPTR）により示さ
れる。同様に、各並行プロセスに対して、特定の
プロセスに関連するプログラム中の一連の命令か
らの次に実行すべき命令を指示するための命令ポ
インタ（IPTR）が用いられる。第２図におい
て、プロセス１に対する作業域が参照番号32で示
され、プロセス２，３に対する対応する作業域が
参照番号３３，３４で締されている。各作業域は
複数のアドレス可能な語場所より成り、実行を待
つているプロセスの表上で次に実行するプロセス
の作業域ポインタ（WPTR）を格納するために
各作業域の１つの語場所が用いられる。このよう
にして、実行すべきプロセスのための一連の作業
域に対するポインタを含むメモリ内に結合された
リストが形成される。プロセツサがプロセス１で
動作しており（第２図参照）、しばらくの間その
プロセスの実行を停止することを指令される点に
達したとすると、CPU１２は次のプロセスたと
えばプロセス２での動作を開始する。そのプロセ
ツサは、メモリ内の場所３５における作業域ポイ
ンタを読出すことにより、前記次のプロセスへ導
かれる。好適な実施例においては、任意のプロセ
スのために作業域ポインタと、結合されているリ
スト上の次のプロセスの作業域ポインタのアドレ
スとの間に既知の関係があるから、結合されてい
るリストの次の部分は現在のプロセスの作業域か
ら容易に得ることができる。各プロセス作業域に
対して、別の語場所３６がそのプロセスのための
命令ポインタ（IPTR）を格納する。第２図には
３つのプロセスだけのための作業域が示されてい
るが、並行して実行するプロセスの数に応じて作
業域の数を変えることがわかるであろう。 同じマイクロコンピユータにより異なるプロセ
スの間の通信を行えるようにするために、メモリ
のRAM部１９に複数の通信チヤネル４０，４
１，４２，４３が設けられる。この例では各通信
チヤネルはメモリ内の２つの語場所より成り、１
つの語場所は通信チヤネルを使用することを希望
するプロセスを識別するために用いられ、他の１
つの語場所がチヤネルを介して通信すべきデータ
を保持するために用いられる。それらのチヤネル
の動作については第９ａ〜９ｅ図を参照して説明
する。第２図は１つの直列リンク２５の構成も詳
しく示すものである。図示のように、リンク２５
は２つのチヤネル４５，４６を含み、各チヤネル
は一方向通信チヤネルを構成する。この場合には
チヤネル４５は入力チヤネルとして用いられ、チ
ヤネル４６は出力チヤネルとして用いられる。各
チヤネルは、各チヤネル４０〜４３の２語場所に
類似するやり方でアドレスできる２つのレジスタ
より成る。それら２つのレジスタは、通信に含ま
れるプロセスを示すために用いられるプロセス・
レジスタ４７と、送るべきデータを保持するため
のデータ・レジスタ４８とより成る。入力チヤネ
ル内のデータ・レジスタ４８はピン２６に接続さ
れ、出力チヤネル内のデータ・レジスタ４８はピ
ン２７に接続される。レジスタ４７，４８の動作
は、同期ユニツト１０に結合されている制御ロジ
ツク５０により制御される。直列リンクと、制御
ロジツク５０と、同期論理ユニツト１０との動作
については第１２図〜第１６図を参照して詳しく
は説明する。 メモリのRAM部１９は作業域３２〜３４およ
び通信チヤネル４０〜４３を得るために用いら
れ、かつ要求によりプログラムとデータを保持す
るためにも使用できる。ROM２０は、たとえば
高レベル・プログラミング言語のインタプリタを
保持するため、または標準オペレーシヨンのため
のルツク・アツプ表の格納のような種々の目的に
使用できるとともに、マイクロコンピユータが特
定の目的に用いられる周辺装置のための制御プロ
グラムを保持するために使用できる。 CPUデータ略およびレジスタ 次に、第３図を参照してCPU１２と、それの
動作を詳しく説明する。 CPU１２は演算論理装置（ALU）５５と、３
本のデータバスであるＸバス、Ｙバス、Ｚバスに
接続される複数のデータ・レジスタとを含む。そ
れらのレジスタの動作と、バスとの相互接続は複
数のスイツチ５６により制御される。それらのス
イツチはROM１３に含まれているマイクロ命令
プログラムから得た信号により制御される。それ
らのスイツチはチツプ構造と一体に形成されるス
イツチであることがわかるであろう。CPUとメ
モリ１９，２０，２１の間の通信は、メモリ・イ
ンタフエイス１４に接続されている一方向アドレ
ス路６１と、インタフエイス１４に接続されてい
る双方向データバス６２とを介して行われる。レ
ジスタと、バス６１，６２と、バスＸ，Ｙ，Ｚは
第３図に示すように接続される。それらのレジス
タは次のようなものである。略語 レジスタ MADDR 求められるメモリ場所のアドレスを
含むメモリ・アドレス・レジスタ６０。 IB 第５図に示すフオーマツトのメモリ命令か
ら順次受けるための命令バツフア６３。 OREGTR 命令バツフア６３中の命令から得た
データを受けるオペランド・レジスタ６５。 IPTR REG 現在のプロセスの命令ポインタを
保持するオペランド・レジスタ６７。 DATA OUT データバス６２を介してデータ
をメモリへ提供するためのレジスタ７０。 AREGTR ALU５５のためのオペランドを保持
するため第１のＡレジスタ７１。 BREGTR ALU５５のためのオペランドを保持
するための、AEGとのスタツクとして構成さ
れる第２のＢレジスタ７２。 WPTR REG 現在のプロセスの作業域ポインタ
（WPTR）を保持するためのレジスタ７３。 LPTR REG 実行されることを待つているプロ
セスのリスト上の最後のプロセスの作業域への
ポインタを保持するレジスタ７４。 第３図に示されているように、インクリメンタ
６６とバイト・アライナ６９も設けられる。 データバス６２には、データバス線６２をプレ
チヤージするように動作できるスイツチ７５が設
けられる。ＸバスとＹバスをプレチヤージするた
めに動作できる同様なスイツチ７６，７７がそれ
ぞれＸバス、Ｙバスに設けられる。ＸバスとＹバ
ス上の信号をマージさせるように動作する別のス
イツチ７８がＸバスとＹバスの間に設けられる。 演算論理装置（ALU）５５はＸバスとＹバス
から入力を受け、Ｚバスへ出力するように構成さ
れる。ALU５５は、データ路の動作をALU５５
の出力に依存して制御するように、出力８を条件
マルチプレクサ９を介してマイクロ命令プログラ
ムROM１３へ与える。 命令バツハア６３は一連の８ビツト語（ここで
は命令と呼んでいる）を、メモリ１９，２０，２
１からインタフエイス１４とバス６２を介して受
けるように構成される。各８ビツト語は２つの部
分より成り、第５図に示すようなフオーマツトを
有する。１つの部分は後で説明する機能セツトか
ら選択される「機能」を表し、他の部分はデータ
を表す。命令バツフア６３を出力をデコーダ６４
へ与える。このデコーダは命令を機能部分とデー
タ部分に分ける。データ部分はオペランド・レジ
スタにロードされ、機能部分は復号されてマイク
ロ命令レジスタ（MIR）８０へアドレスを与え
る。選択された機能とは無関係に、全ての命令に
対して同じ手続がとられる。命令バツフア６３に
より受けられた各命令はMIR８０にアドレスを
ロードする。そのアドレスはROM１３内のマイ
クロ命令プログラムに、スイツチ５６とインタフ
エイス制御ロジツク１５を制御する１つまたはそ
れ以上のマイクロ命令を実行させて、マイクロ命
令の各シーケンスの終りにレジスタと、制御ロジ
ツク１５と、その命令中の選択された機能に対応
する第３図に示されているデータ路とによりオペ
レーシヨンが行われるようにする。マイクロ命令
プログラムのオペレーシヨンについては後で詳し
く説明する。 命令バツフア６３とマイクロ命令レジスタ８０
を除き、第３図に示す全てのレジスタは16ビツ
ト・レジスタである。プロセツサが16ビツト語プ
ロセツサであるこの例においては、各命令が８ビ
ツト長であるからプログラム中の各16ビツト語場
所は２つの命令を含む。したがつて、レジスタ６
７に保持されている命令ポインタは、２つの命令
を含んでいるプログラム語場所からの１つの命令
を識別するために、特定の８ビツトバイトを指す
ことをできることが必要である。このような理由
から、この例ではプログラム３０（第２図）がメ
モリ１９の下半分だけに書き込まれる。この例で
はメモリは６４に語を有し、メモリ場所のアドレ
スを15ビツトだけで表すことができるから、プロ
グラム３０は場所０〜32767に書き込まれる。そ
のために命令ポイント中に別のビツトが残り、そ
のビツトは、ある特定の命令を識別するためには
各語のアドレスにおける２バイトのどれが必要で
あるかを識別するために使用できる。マイクロ命
令ROM１３は122語を含む。各語は68ビツトよ
り成る。ROM１３の各列に68ビツトが含まれ、
このROMがいつでも68個の出力信号を生ずるよ
うに構成される。マイクロ命令プログラムのオペ
レーシヨンについては後で詳しく説明する。 第３図からわかるように、メモリ・インタフエ
イスの状態を記録するために用いられる複数の１
ビツト状態ラツチがインタフエイス・ロジツク制
御器１５に設けられる。実行ラツチと呼ばれるラ
ツチ１１０が実行すべき命令のソースを定める。
ラツチ１１０が状態１を有する時は命令のソース
はメモリであるしこのメモリは希望によつてはイ
ンタフエイス２３を介して接続される外部メモリ
とすることができる。ラツチ１１０が状態０を有
する時は、命令を外部ソースから受けることがで
きるようにするために、命令のソースは直列リン
ク２５の１つである。２つまたはそれ以上の連続
する命令に対しては同じ直列リンク２５へくり返
えし行くことが必要なことがあるが、メモリから
命令をとり出す場合には、各命令ごとに命令ポイ
ントIPTRが進められる。IBラツチ１１２がIBレ
ジスタ６３の状態を記録する。MADDRラツチ
１１３がMADDRレジスタの状態を記録する。
MEM ENABLEラツチ１１４がメモリ・インタ
フエイスの状態を記録し、メモリ・インタフエイ
ス１４が占められている時は常に状態１の有す
る。メモリに対して書き込み要求が行われたこと
をWRITEラツチ１１５が記録する。また、バイ
ト要求がメモリに対して行われたことをBYTE
ラツチ１１６が記録する。UPPER／LOWERラ
ツチ１１７がバイト・アドレスの最下位ビツトを
保持する。その最下位ビツトは、Ａレジスタの内
容が１つの桁だけ右へ移動させられた時に、Ａレ
ジスタ７１の最下位ビツト位置からロードされ
る。 機能セツト 命令バツフア６３により受けられる命令の機能
要素は、マイクロコンピユータのための機能セツ
トにより決定される。その機能セツトは、プログ
ラムを書く時に選択できる利用可能な機能のリス
トであり、それらの機能に対してマイクロコンピ
ユータは応答できる。 機能セツトには直接機能と、間接機能と、プレ
フイクシング機能との３つの種類の機能がある。 直接機能は、オペランド・レジスタ６５の内容
をデータとして用いる（他のレジスタの内容もデ
ータとして使用できる）。 間接機能は、オペランド・レジスタ６５以外の
レジスタ内のデータを用いて種々の「オペレーシ
ヨン」のうちの１つを選択するために、オペラン
ド・レジスタ６５の内容を用いる。 プレフイクシング機能は、オペランドをオペラ
ンド・レジスタ６５に累積する。 その機能セツトは次の通りである。

【表】

【表】

【表】 それらの機能とオペレーシヨンについて説明す
る前に、この明細書で用いる記法について述べる
ことになる。Transputerマイクロコンピユータ
にはOCCAM（インモス・インターナシヨナル
（Inmos International）plcの商標）言語をなる
べく用いるようにする。このOCCAM言語は、
1983年にインモス社（Inmos Limited）により英
国において出版および配布された「OCCAMプロ
グラミング・マニユアル（Programming
Manual−OCCAM）」と題する小冊子と、雑誌エ
レクトロニクス（Electronics）1982年11月３日
号所載の「プロセス向き言語は分散処理の要求に
適当である（Process−Oriented Language
Meets Demands of Distrbuted Processing）」
と題するテーラー（Taylor）およびウイルソン
（Wilson）の論文とに詳しく記載されている。
OCCAM言語は並行処理にとくに良く適する。こ
こで説明している本発明の好適な実施例は並行処
理にとくに適するから、この例にOCCAM言語を
用いることは極めて適切である。他言語は適切な
コンパイラとともに使用できる。実際の応用にお
いては、プログラムはOCCAM言語を用いてプロ
グラムを書き、そのプログラムをコンパイラが普
通のやり方で特定の命令に変換する。しかし、こ
こで説明するマイクロコンピユータの好適な実施
例内で起ることを示すために、命令中の機能とオ
ペレーシヨンをOCCAM言語を用いて記述する余
地がある。したがつて、それらの機能とオペレー
シヨンおよび使用の例の記述においては下記の記
法を用いることにする。 記 法 １ プロセスが開始され、いくつかの動作を実行
してから終る。各動作は代入、入力または出力
とすることができる。代入は変数の値を変え、
入力はチヤネルから値を受け、出力は値をチヤ
ネルへ送る。 開始と終了の間の任意の時刻に、プロセスは
１つまたはそれ以上のチヤネルで通信を行う用
意ができるようにできる。各チヤネルは２つの
並行プロセスの間で一方向接続を行う。それら
２つの並行プロセスの一方はチヤネルへ出力す
るだけ、他方はチヤネルから入力するだけであ
る。 代入は記号「：＝」で示される。代入 ｖ：＝ｅ は変数ｖの値を式ｅの値にセツトしてから終
る。たとえば、ｘ：＝０はｘを０にセツトする
こと、ｘ：＝ｘ＋１はｘ値を１だけ増加するこ
とを意味する。 入力は記号「？」で占される。入力 ｃ？ｘ は、チヤネル「ｃ」からある値を入力し、それ
を変数ｘに割当ててから終ることを意味する。
入力 ｃ？ANY は、チヤネル「ｃ」からある値を入力し、その
値を捨てることを意味する。 出力は記号「！」により示される。出力 ｃ！ｅ は式ｅの値をチヤネル「ｃ」へ出力し、それか
ら終ることを意味する。出力 ｃ！ANY は、任意の値をチヤネル「ｃ」へ出力すること
を意味する。 プロセスSIKIPは何の作用も行わずに終了す
る。 ２ CONSTRUCT 順次onstruct、並列construct、条件付
constructまたはオルターネイテイブconstruct
を形成するためにいくつかのプロセスを組合わ
せることができる。construct自体はプロセス
であつて、別のconstructの構成部として使用
できる。あるconstructの各構成部プロセスは、
それがそのconstructの部分であることを示す
ために、左マージンから更に２つの空白をとつ
て書かれる。 順次constructは次のようにして書かれる。 SEQ P1 P2 P3 … 構成部プロセスP1，P2，P3……は互いに順
次実行される。各構成部プロセスは１つが終つ
てから次が開始され、最後の構成部プロセスが
終つからconstructは終る。たとえば、 SEQ in？ｘ ｘ：＝ｘ＋１ out！ｘ は、ある値を入力し、その値に１を加え、その
結果を出力する、ことを意味する。 並列constructは PAR P1 P2 P3 … により表される。構成部プロセスP1，P2，P3
……はいつしよに実行されるから、並行プロセ
スと呼ばれる。全ての構成部プロセスが終つた
後でconstructは終了する。たとえば、 RAR in？ｘ out！ｙ はｘへの入力と、ｙからａ出力をいつしよに行
えるようにするものである。 並行プロセスはチヤネルを用いて通信する。
チヤネル「ｃ」からの入力と、同じチヤネル
「ｃ」への出力がいつしよに実行されると、入
力と出力を行える状態になつた時に通信が行な
われる。値は出力プロセスから入力並行プロセ
スへ割当てられ、それから両方の並行プロセス
の実行が継続される。 条件付construct IF condition1 P1 condition2 P2 condition3 P3 は、条件１が真であるならばプロセスP1が実
行され、さもなければ、条件２が真であればプ
ロセスP2が実行される……等であることを意
味する。このcontructにおいてはただ１つのプ
ロセスが実行され、実行後にconstructは終る。
たとえば、 IF ｘ＞＝０ ｙ：＝ｙ＋１ ｘ＜０ SKIP では、ｘの値が正である時だけｙが大きくな
る。オルタネーテイブconstruct ALT input1 P1 input2 P2 input3 P3 … は、入力１，２，……のうちの１つの準備が整
うまで待つことを意味する。入力１が最初に準
備が整つたとすると入力１が実行され、それか
らプロセスP1が実行される。同様に、入力２
が最初に準備が整うと入力２が実行され、それ
からプロセスP2が実行される。すなわち、た
だ１つの入力が実行され、その後で対応するプ
ロセスが実行され、それからconstrucが終る。
たとえば、 ALT count？ANY conter：＝counter＋１ total？ANY SEQ out！cunter couner：＝０ では、いずれもチヤネル「count」から信号を
入力し、可変「counter」を１だけ増加し、あ
るいはチヤネル「total」から交互に入力し、
可変「counter」の現在の値を出力し、それを
零リセツトする。 ３ くり返えし（REPETITION） WHILE条件 Ｐ これは、条件の値が偽となるまでプロセスＰを
くり返えし実行する。たとえば、 WHILEx＞５ ｘ：＝ｘ−５ は、ｘの値が５以下になるまでｘを５ずつ減少
することである。 ４ VARIABLES variableは記憶装置内の１つの語に対応する
簡単な変化、またはベクトルと呼ばれる
variableの番号をつけられたセツトの１つであ
る。たとえば、ｖ〔３〕：＝０はベクトルｖ内の
３番のvariableの値を０にセツトし、ｖ

〔０〕＋
１は０番のvariableの値を１だけ増加する。 variableは VARv： Ｐ のような宣言により導入される。これはプロセ
スＰにおいて使用するためにｖを導入する。 ５ 手続（PROCEDURES） 手続の定義によりプロセスに名称を与えるこ
とができる。たとえば、 PROC square（ｎ，sqr） sqr：＝ｎ＊ｎ は手続「squre」を定義する。 手続の名称はプロセスのための略語として使
用できる。たとえば、 square（ｘ，sqrx） は sqrx：＝ｘ＊ｘ を意味する。 ６ EXPRESSIONS expressionはオペレータ、変数、数、真理値
の真と偽および括弧（と）から構成される。 真は１ビツトよりのみ成る値であり、偽は０
ビツトのみより成る値である。 オペレータ＋、−、＊、／は加算、減算、乗
算、除算を表す。 オペレータ＝、＜＞、＞、＜＝に対しては結果
は下記のようになる。 ｘ＝ｙ ｘがｙに等しいと真である ｘ＜＞ｙ ｘがｙに等しくなければ真である ｘ＞ｙ ｘがｙより大きければ真である ｘ＜＝ｙ ｘがｙより小さいか、ｙに等しければ
真である オペレータ＼／、／＼、＞＜の場合には、結果
の各ビツトは下の表に従つてオペランドの対応す
るビツトから発生される。 ｘ ｙ ｘ＼／ｙ ｘ／＼ｙ ｘ＞＜ｙ ０ ０ ０ ０ ０ ０ １ １ ０ １ １ ０ １ ０ １ １ １ １ １ ０ NOTオペレータの場合には、結果の各ビツト
は、下の表に従つてオペランドの対応するビツト
から発生される。 ｘ NOTx ０ １ １ ０ オペレータ≪、≫の場合には ｘ≪ｙは左へｙビツト動かされるｘの値で、空
いたビツト位置は０ビツトで埋められる ｘ≫ｙは左へｙビツト動かされるｘの値で、空
いたビツト位置は０ビツトで埋められる 以上説明した一般的なOCCAM言語表記を本発
明のマイクロコンピユータに適用することにす
る。 レジスタの変数は次のように定義される。 IPTTRは命令ポインタ・レジスタ６７の内容
を表す WPTRは作業域ポインタ・レジスタ７３の内
容を表す LPTRはリスト・ポインタ・レジスタ７４の内
容を表す AREGはＡレジスタ７１の内容を表す BREGはＢレジスタ７２の内容を表す OREGはオペランド・レジスタ６５の内容を表
す １つのレジスタから他のレジスタへの転送は例
えば、代入 BREG：＝AREG により表される。これは、Ａレジスタの内容がＢ
レジスタへ複写され、Ｂレジスタの以前の内容に
置き換えられる。 TRANSPUTER内のメモリは memoryというベクトル により表される。 メモリ内の個々の語は 例えば、memory〔AREG〕というベクトル を下側に記す（subscripting）することにより識
別される。これは、Ａレジスタの内容をアドレス
とするメモリ内の語の内容を意味する。 メモリとレジスタの間の転送は 例えば、代入 memory〔AREG〕：＝WPTR により同様に表される。これは、Ａレジスタの内
容をアドレスとするメモリ内の語の内容が、作業
域・ポインタ・レジスタの内容で置換えられるこ
とを意味する。 ３つの手続（PROC）「run」、「wait」、
「moveto」が以下の記述中にしばしば現われる。
それらは次のようにして定義される。すなわち、
リンク〔process〕は直列リンク２５のプロセ
ス・レジスタ４７の内容を表し、NILはどのプロ
セスの作業ポインタではない特殊な値を表す。
READYは直列リンクより使用される別の特殊な
値を表す。

【表】

【表】 上記の手続においては、以下に行う説明の参考
のために行番号をつけてある。 機能とオペレーシヨンの定義 それらの定義について、前記した記法を用いて
以下の述べることにする。 作業域からのロード 定義：SEQ BREG：＝AREG AREG：＝memory〔WPTR＋OREG〕 目的：現在のプロセス作業域内の場所の値をロー
ドすること。 作業域への格納 定義：SEQ memory〔WPTR＋OREG〕：＝AREG AREG：＝BREG 目的：現在のプロセス作業域内の場所に値を格納
すること。 作業域へのポインタのロード 定義：SEQ BREG：＝AREG AREG：＝WPTR＋OREG 目的：現在のプロセス作業域内の場所へポインタ
をロードすること。現在のプロセス作業域内の
場所のベクトル（vector）の第１の場所にポイ
ンタをロードすること。 作業域からのロードおよびインクリメント 定義：SEQ BREG：＝AREG AREG：＝memory〔WPTR＋OREG〕 memory〔WPTR＋OREG〕：＝AREG＋１ 目的：現在のプロセス作業域内の場所の値をリー
ドし、その場所をインクリメントすること。 ループ・カウンタとして作業域場所の使用を
容易にし、零へ向つて増加させること。 語またはバイトのvectorへポインタを増加さ
せる時に作業域場所の使用を容易にすること。 ベクトルからのロード 定義：AREG：＝memory〔AREG＋OREG〕 目的：外部作業域から値をロードすること。 値のベクトルから値をロードすること。 値をポイントとして用いて（間接的に、この
場合にはOREG＝０）値をロードすること。 ベクトルへの格納 定義：SEQ memory〔BREG＋OREG〕：＝AREG AREG：＝BREG 目的：外部の作業域内の場所に値を格納するこ
と。 値のベクトルに値を格納すること。 値をポインタとして用いて（間接的に、この
場合にはOREG＝０）値を格納すること。 リテラルのロード 定義：SEQ BREG：＝AREG AREG：＝OREG 目的：値を格納すること。 リテラル加算 定義：ARE：＝AREG＋OREG 目的：値を加算すること。 外部作業域内の場所にポインタをロードする
こと。 値のベクトル内の場所にポインタをロードす
ること。 飛越し 定義：IPTR：＝IPTR＋OREG 目的：制御を前方または後方へ転送し、ループを
形成し、ループから出、プログラムの条件付部
分の後で継続すること。 非零の飛越し 定義：IF AREG＜＞０ IPTR：＝IPTR＋OREG AREG＝０ SKIP 目的：非零値がロードされた時だけ制御を前方ま
たは後方へ転送し、プログラムの部分を条件付
で実行し、条件付ループを出ること。 値と値のセツトとの比較を容易にすること。 ポインタのコードへのロード 定義：SEQ BREG：＝AREG AREG：＝IPTR＋OREG 目的：命令のアドレスをＡレジスタにロードし
て、プログラムの部分を形成するデータのベク
トルのサドレスをロードすること。 手続呼出し 定義：SEQ memory〔WPTR−１〕：＝IPTR IPTR：＝AREG AREG：＝WPTR moveto（WPTR＋OREG） 目的：効率の良い手続呼出し機構を得ること。 同じプロセツサで２つの同じ手続が実行され
る場合に、コードの共用を容易にすること。 間接機能 オペレート（operate） 定義：oprate（OREG） 目的：求められているオペレーシヨンを定義する
コードとしてオペランド・レジスタ（OREG）
の内容を持いてオペレーシヨンを実行するこ
と。 プレフイクシング機能 プレフイツクス（prefix） 定義：OREG：＝OREG≪４ 目的：０〜15の範囲にない命令オペランドを１つ
またはそれ以上のプレフイツクス命令を用いて
表すことができるようにすること。 否定プレフイツクス（negatire prefix） 定義：OREG：＝（NOT OREG）≪４ 目的：零またはそれ以上のプレフイツクス命令が
続く１つの否定プレフイツクス命令を用いて否
定オペランドを表すことができるようにするこ
と。 オペレーシヨン（operations） reverse 定義：SEQ OREG：＝AREG AREG：＝BREG BREG：＝OREG 目的：ＡレジスタとＢレジスタの内容を交換する
こと。 非対照的なオペレータのオペランドを反転させ
ること、この場合にはこれはコンパイラでは都
合良く行うことはできない。 零に等しくする（equal to zero） 定義：IF AREG＝０ AREG：＝TRUE AREG＜＞０ AREG：＝FALSE 目的：Ａが非零値を保持しているかどうかを判定
すること。 推理（ビツトに関してではなく）否定を実行
すること。 Ａ＝０ as eqz Ａ＜＞０ as eqz，eqz ifA＝０…… as jnz ifA＜＞０…… as eqz，jnz を実行すること。 より大きい（greater） 定義：IF EREG＞AREG AREG：＝TRUE BREG＜＝AREG AREG：＝FALSE 目的：ＡとＢを比較し（それらを２つの相補整数
として処理して）、ＢがＡより大きいと１（真）
をロードし、それ以外は０（偽）をロードする
こと。 オペランドを反転することによりＢ＜Ａを実
現すること。 オペランドと（gt，eqz）を反転することに
よりＢ＜＝Ａ as（gt，eqz）とＢ＞＝Ａを実現
すること。 論理積（and） 定義：AREG：＝AREG／＼BREG 目的：ＡとＢのビツトについてのAND操作の結
果をロードし、ＡとＢにおける対応するビツト
が１にセツトされるならば各ビツトを１にセツ
トし、それ以外では０にセツトすること。 ２つの真理を論理的にAND操作すること。 論理和（or） 定義：AREG：＝BREG／＼AREG 目的：ＡとＢビツトについてのOR操作の結果を
ロードし、ＡとＢの対応するビツトのいずれか
がセツトされるならば各ビツト１にセツトし、
それ以外は０にセツトすること。 ２つの真の値を理論的にOR操作すること。 排他的or（exclusive or） 定義：AREG：＝BREG＞＜AREG 目的：ＡとＢのビツトについての排他的OR操作
の結果をロードし、ＡとＢの対応するビツトが
異なる時は各ビツトを１にセツトし、それ以外
は０にセツトすること。 ビツトについての not as（ldl−１、xor） を実行すること。 加算（add） 定義：AREG：＝BREG＋AREG 目的：ＢとＡの和をロードすること。 ベクトル内の語またはバイトのアドレスを計算
すること。 減算（subtract） 定義：AREG：＝BREG−AREG 目的：ＢからＡを減じ、結果をロードすること。 Ａ＝Ｂ as sub，eqz Ａ＜＞Ｂ as sub，eqz，eqz if Ａ＝Ｂ as sub，juz，…… if Ａ＜＞Ｂ as sub，qez，jnz，…… を実行すること。 プロセス実行（run process） 定義：SEQ memor［AREG−］：＝BREG run（AREG） 目的：プロセスをアクテイブ・プロセス・リスト
の終りに加えること。 休止（pause） 定義：SEQ run（WPTR） wait（ ） 目的：現在のプロセスの実行を一時的に休止する
こと。 現在アクテイブ・プロセス・リスト上にある
プロセスの間でプロセツサ時間を共用するこ
と。 結合（join） 定義：IF memory［AREG］＝０ movto（memory［AREG＋１］） memory［AREG］＜＞０ SEQ memory［AREG］：＝memory［AREG］−
1wait（ ） 目的：並列プロセスを結合する； ２つの語が用いられる。１つはカウンタであ
り、他の１つは作業域へのポインタである。カ
ウントが零に達すると、作業域が変えられる。 同期（synchronize） 定義：IF memory［AREG］＝NIL SEQ momery［AREG］：＝WRETR wait（ ） memory［AREG］＜＞NIL SEQ run（memory［AREG］） memory［AREG］：＝NIL 目的：２つのプロセスを同期させ、チヤネルを用
いて通信させること。 復帰（return） 定義：SEQ moveto（AREG） IPTR：＝memory［WPTR＝１］ AREG：＝BREG 目的：呼出された手続から復帰させること。 バイト回転（rotate bytes） 定義：AREG：＝（AREG≪８）／（AREG≫ （bitsperword−８）） 目的：８ビツト・バイト値を組合せて１つの語の
値を形成できるようにするためにＡレジスタ内
のバイトを回転させること。 語の値のいくつかのコンポーネント８ビツト値
に分割できるようにすること。 右桁送り（shift right） 定義：AREG：＝AREG≫１ 目的：Ａレジスタの内容を右へ１桁だけ桁送りす
ること。 左桁送り（shift left） 定義：AREG：＝AREG≪１ 目的：Ａレジスタの内容を左へ１桁だけ桁送りす
ること。 上記の機能セツトは直接機能と、間接機能と、
プレフイクシング機能とを含むことがわかるであ
ろう。任意の命令の開始時には、その命令に対し
て選択された機能とは無関係に、命令バツフア６
３内の命令の機能部分を受ける所定のビツト位置
セツトが入力をデコーダ６４へ与えるために用い
られ、各命令データ部分を表す他の所定のビツト
位置が、オペランド・レジスタ６５の下位４ビツ
ト位置をロードするために用いられる。その機能
が直接機能であるとすると、オペランド・レジス
タ６５の内容に対して選択された機能に従つてプ
ロセツサは作動する。その機能が間接機能であれ
ば、実行すべきオペレーシヨンの性質を決定する
ためにオペランド・レジスタ６５の内容が用いら
れ、間接機能の命令の一部を構成しない、他のレ
ジスタに保持されているデータについて、オペレ
ーシヨンが実行される。機能が直接または間接で
あるような任意の命令が終ると、オペランド・レ
ジスタ６５は零にクリアされる。その機能がプレ
フイクス機能であれば、プロセツサはその命令の
データ部分を先ずオペランド・レジスタ６５の下
位桁の位置にロードし、その後、下位桁のこのデ
ータ部分を高い桁の位置へ転送する。 各命令の始めに命令ポインタは増加させられ
る。したがつて、命令ポインタは次に実行すべき
命令を常に指す。 オペランド・レジスタは種々の目的のために用
いられる。オペランド・レジスタ６５が各命令で
受ける「データ」は計算用のリテラル値のことも
あれば、間接機能の場合には求められている機能
の定義のこともある。別の重要な用途は、ある特
定の変数の値を見出す場所、または格納する場所
のアドレスを探すために、ある機能に対して、オ
ペランド・レジスタ６５内のデータ値が作業域・
ポインタ・レジスタ７３内のデータに組合わされ
ることである。たとえば、作業域・ポインタ・レ
ジスタ７３は現在のプロセスの作業域ポインタ
WPTRを含む。これはその作業域のための基準
メモリ・アドレスを指す。変数またはその他のポ
インタは定義され、作業域ポインタWPTRによ
り指し示されたアドレスから既知量だけずれてい
るその作業域のアドレス場所に格納される。その
ずれは一般に命令部分により指定され、オペラン
ド・レジスタ６５内に格納される。実際に、作業
域命令からロードと格納は、WPTRレジスタ７
３の内容とオペランド・レジスタ６５の内容の組
合せ（たとえば加え合せ）により定められるメモ
リ場所を暗黙のうちに指す。更に、ベクトルをア
クセスするため、またはプログラムにおいて分岐
するために、オペランド・レジスタ６５の内容は
Ａレジスタ７１または IPTRレジスタ６７のような他のレジスタの内容
に組合わされる。これの例は後で説明する。 オペレーシヨンの効率を最高にするために、最
も一般的に求められる動作をカバーするように直
接機能が選択されることがわかるであろう。各命
令の機能要素を表すために４ビツトを用いること
により、機能セツトはコード０〜15を用いる。も
つとも、コード12には機能を割当てられていな
い。コード13は間接機能を示すために用いられ
る。その間接機能は、この場合には、命令の下位
４ビツトを通常のやり方でオペランド・レジスタ
６５にロードさせる「オペレート」機能である
が、そのオペランド・レジスタの内容は、他のレ
ジスタに保持されているデータについてのオペレ
ーシヨンを決定するためにプロセツサによりそれ
から用いられる。このようにして、８ビツト命令
の一様性を保ちつつ、オペレーシヨンの数を増加
できることがわかるであろう。「オペレート」命
令の前にプレフイクス機能または負プレフイクス
機能を用いることにより、オペランド・レジスタ
６５の内容を変えて、先に説明したものよりもは
るかにオペレーシヨン選択を行うことができる。
pfixとnfixの使用については第８図を参照して詳
しく説明するが、マイクロ命令プログラム１３の
オペレーシヨンを更に説明することがまず必要で
ある。 マイクロ命令プログラムというのは、マイクロ
コンピユータのプログラムから命令バツフア６３
に到達する各遂次命令の求められている「機能」
を実行するために、スイツチ５６（第３図）とイ
ンターフエイス制御ロジツク１５を制御する制御
信号を発生する手段である。マイクロ命令プログ
ラムはROM１３の列と行に格納されているマイ
クロ命令のリストより成る。ROM１３はマイク
ロ語と呼ばれる出力を生ずる。その出力は64ビツ
トより成り、各ビツトは制御信号を構成する。そ
の出力は複数のフイールドに分割され、各フイー
ルドは所定のビツト位置群より成る。ある任意の
時刻における出力は、選択されたマイクロ命令に
応じて選択されたビツト位置に与えられる。各フ
イールドはある特定の制御領域に関連させること
ができる。たとえば、１つのフイールドがどのレ
ジスタがＸバスに接続されるかを制御し、別のフ
イールドかがどのレジスタがＹバスに接続される
かを制御し、他のフイールドがどのレジスタがＺ
バスに接続されるかを制御し、更に別のフイール
ドがALU５５の動作を制御し、更に別のフイー
ルドがマルチプレクサ９とMIR８０への帰還信
号を制御する。１つのフイールドがインタフエイ
ス制御ロジツク１５を制御し、「読み出し」、「書
き込み」、「求められた次の命令（NEXT）」のよ
うなマイクロ命令出力信号を与えて、マイクロ命
令がインタフエイス１４を介してのレジスタとメ
モリ１９の間の通信を制御できるようにする。 ROM１３内で選択される特定のマイクロ命令
はMIR８０内のアドレスに依存する。MIR８０
はROM１３内で列と行の選択を行う７ビツト・
レジスタである。命令バツフア６３により受けら
れた各命令の始めに「機能」がデコーダ６４によ
り復号され、条件マルチプレクサ９を通されて、
ROM１３内のマイクロ命令の選択のためのアド
レスを与える。機能を実行するためにある機能は
ただ１つのマイクロ命令を要することがある。そ
の場合には、ROM１３はデコーダ６４により復
号されるアドレスに応じてマイクロ語出力を与
え、その機能はROM１３の１動作サイクル（こ
こではマイナー・サイクルと呼ぶことにする）内
に終了させられる。他の機能は一連のマイクロ命
令、したがつて一連のマイナー・サイクルを要す
る。この場合には、その機能のために必要な最初
のマイクロ命令をROM１３が選択するためのア
ドレスをデコーダ６４がMIR８０へ与える。そ
の後で、マイクロプログラムは一連のマイクロ命
令の実行（各実行には１マイナー・サイクルかか
る）を続け、各マイクロ命令は、一連のマイクロ
命令中の次に実行するマイクロ命令のアドレスを
識別するように、それの出力マイクロ語のフイー
ルド中にてMIR８０のための７ビツトを与える。
次のマイクロ命令が前のマイナー・サイクルによ
り発生される条件の結果として選択されるよう
に、MIR８０の下位２ビツトを条件付でセツト
して、マルチプレクサ９を介して帰還させ、
MIR８０内のアドレスを行わせることができる。
これにより、たとえば第３図に示されている種々
のレジスタ内の値に依存して、４つの可能なオプ
シヨンから次のマイクロ命令を選択できるように
する。MIR８０の２つの条件ビツトが条件付で
セツトされないものとする、MIR８０内のアド
レスにより示される次のマイクロ命令が無条件で
実行される。命令バツフア６３内の命令のオペレ
ーシヨンを行うために全てのマイクロ命令が実行
されると、ROM１３のマイクロ語出力のフイー
ルド内に制御信号「NEXT」が発生され、それ
によりメモリ１９から命令バツフア６３への次の
命令を要求する。 各マイナー・サイクルはソース相と宛先相の２
つの相より成る。ROM１３から発生された制御
信号は、ソース相の間だけアクテイブである群
と、宛先相の間だけアクテイブである群と、マイ
ナー・サイクル全体にわたつてアクテイブである
群との３つの群に分けられる。制御信号の発生と
持続時間を制御するために、第６図に示されてい
る４種類のストローブ信号を発生するようにタイ
ミング制御器が構成される。それらのストローブ
信号はソース・ストローブ信号１５０と、宛先ス
トローブ信号１５１と、行プレチヤージ・ストロ
ーブ信号１５２と、マイクロ命令ストローブ信号
１５３である。ソース・ストローブ信号は、レジ
スタがそれの内容をバス上に置けるようにするタ
イミング信号であつて、それの持続時間は演算論
理装置が結果を形成するのに十分なほど長い。宛
先ストローブ信号はレジスタがデータをバスから
受けることができるように構成される。マイクロ
命令ストローブ信号は条件マルチプレクサ９から
次のマイクロ命令のアドレスを発生するために用
いられる。行プレチヤージ・ストローブ信号は、
次のソース・ストローブ信号のための準備が整う
高レベル状態へバス線ＸとＹをプレチヤージする
ために用いられる。それらのストローブ信号の相
対的なタイミングと持続時間が第６図に示されて
いる。それらのストローブ信号は第７図に示す装
置により発生される。ピン２８（第１図）からの
クロツクパルスが各マイナー・サイクルの開始の
ためのGO信号を発生する。この信号はCPU１２
内の４つの連続する遅延器を通され、第１の遅延
器１５４の出力端子からマイクロ命令ストローブ
信号１５３がとり出され、第２の遅延器１５５の
出力端子から宛先ストローブ信号１５１がとり出
され、第３の遅延器１５６の出力端子から行プレ
チヤージ・ストローブ信号１５２がとり出され、
第４の遅延器１５７の出力端子からソース・スト
ローブ信号１５０がとり出される。したがつて、
プロセツサの動作は外部クロツク入力２８に同期
させられる。 可変長オペランドの使用 先に説明したように、このマイクロコンピユー
タは可変長オペランドで動作できる。各命令は４
ビツト場所をオペランドに割当てるが、前期機能
セツト内のコード14，15に対応する機能セツト
pfixとnfixを使用することにより、16ビツトまで
のオペランドをオペランド・レジスタ６５内で形
成することが可能である。この動作は第８図を参
照することにより最も良く理解できる。第８図は
それぞれ４ビツトの４つの部分で有するオペラン
ド・レジスタ６５を示すものである。演算論理装
置５５が位が高くなる４ビツトに対応する４つの
部分を有するのが示されており、０レジスタ６５
と演算論理装置５５の間の接続が、Ｙバスを通る
演算論理装置への伝送を選択的に制御するゲート
９０を介して制御される。ＹバスとＺバスが４つ
の部分に分離されている様子が示されている。各
部分は位の異なるデータの４つのビツトを取り扱
う。たとえば、Ｙ〔３：０〕は下位の４数字を取
り扱うＹバスの部分を表し、Ｙ〔15：12〕は上位
の４数字を取り扱い、Ｚバスの場合にも同様に処
理される。オペランド・レジスタ６５の下位４ビ
ツと以外の各部分にはＺバスからゲート９１を介
して供給でき、あるいはゲート９２から零を供給
できる。下位４ビツトが０レジスタ６５の下位４
ビツト位置へ送られるように第８図の命令バツフ
ア６３からの命令は分離され、第３図を参照して
説明したようにマイクロ命令プログラム１３内の
アドレスを選択するために機能要素が用いられ
る。第８図の真理値表は、機能がpfixまたはnfix
に対応し、またはいずれにも対応しない３つの可
能性を示すものである。その真理値表には、
ROM１３のマイクロ語出力から線１００〜１０
４へ与えられる対応する制御信号と、それらの信
号の持続時間も示されている。 この場合に用いられるマイクロ語出力制御信号
は次の通りである。 １ OPD NOT0：これは、真理値表が「１」を
有する時にはオペランド・レジスタ６５には零
が供給されないが、真理値表が「０」を有する
時はレジスタ６５に零が供給されることを意味
する。 ２ NEXT：これは、真理値表が「１」を有す
る時はオペランド・レジスタ６５に次のオペラ
ンドが命令バツフア６３からロードされるが、
真理値表が「０」を有する時はオペランド・レ
ジスタ６５には次のオペランドが命令バツフア
６３からロードされないことを意味する。 ３ Ｙ FROM OPD：これは、真理値表が
「１」を有する時はＹバスがオペランドをオペ
ランド・レジスタ６３から受けるが、真理値表
が「０」を有する時はそうではないことを意味
する。 ４ Ｚ FROM Ｙ：これは、真理値表が「１」
を有する時はALU５５からのＺバス出力がＹ
バスからデータを受けるが、真理値表が「０」
を有する時はそうではないことを意味する。 ５ Ｚ FROM NOT Ｙ：これは、真理値表が
「１」を有する時はALU５５がＹバス上の信号
を挿入して、Ｚバスを通すが、真理値表が
「０」を有する時はそうではないことを意味す
る。 各マイナー・サイクルにおけるそれら５つの制
御信号の持続時間は第８図に示されている。第８
図において、Ｓはソース相だけにおける持続時間
を示し、Ｄは宛先相だけにおける持続時間を示
し、Ｓ＋Ｄは両方の相における持続時間を示す。 線１００上のマイクロ語制御信号はゲート９
１，９２を動作させて、Ｚバスが機能pfixとnfix
に応答してオペランド・レジスタ６５にロードし
ないようにし、他のどの機能もオペランド・レジ
スタ６５の上位３つの段をゲート９２を介しての
入力により零にさせる。全ての命令信号は最後の
マイナー・サイクルで制御信号NEXTを発生す
る。その信号は線１０１へ与えられてオペラン
ド・レジスタ６５に次のオペランドをロードさせ
る。線１０２は信号「Ｙ FROM OPD」を受
け、pfixとnfixに対してオペランド・レジスタを
ゲート９０を介して接続させる。線１０３は制御
信号「Ｚ FROM Ｙ」を受け、pfixの場合には
ALU５５にＹバス上の信号をＺバスへ送らせる
が、nfixに対してはそうさせない。線１０４は制
御信号「Ｚ FROM Ｙ」を受け、nfixの場合に
はＹバス上の信号を反転してからALU５５を通
つてＺバスへ供給できるようにするが、pfixの場
合にはそうさせない。線１００，１０３，１０４
上の信号は各マイナー・サイクルのソース相と宛
先相の全体を通じて存在するが、線１０１上の信
号は宛先相の時だけ存在し、線１０２上の信号は
ソース相の時だけ存在する。機能がpfixの時は、
真条件に対応する信号が線１００，１０１，１０
２，１０３に供給され、このようにしてオペラン
ド・レジスタ６５の下部部分のオペランドの４ビ
ツトがALUを通じてオペランド・レジスタ６５
の次に高い位の段へ進ませられ、それによりオペ
ランドの別の４ビツトをオペランド・レジスタ６
５の下位位置にロードできるようにする。この動
作は、オペランドの最高16ビツトまで、命令が
pfix機能でとり出されるたびに反復される。同様
に、機能がnfixであれば、プロセスは全体として
類似して、各命令の後に零が書き込まれることな
しに、オペランドの引き続く各４ビツトをオペラ
ンド・レジスタの高位の段へ移動させるようにす
る。これにより負のオペランドを最大16ビツトま
で形成できる。機能がpfixとnfixのいずれでもな
いと、線１００上の制御信号が零を、その命令の
終りに、オペランド・レジスタ６５の３つ上位の
段（ビツト15〜４を表す）へ与えさせることをこ
の真理値表は示す。 プロセスのスケジユーリング 先に述べたように、このマイクロコンピユータ
はいくつかの並行プロセスを行うことができる。
したがつて、このマイクロコンピユータはある特
定の時刻にどのプロセスを実行すべきかを決定す
る計画のシステムを与える。ある時刻にWPTR
レジスタ７３（第３図）は現在実行されているプ
ロセスの作業域ポインタを保持する。しかし、現
在のプロセスの作業域と、実行されるのを待つて
いる別のプロセスの作業域とはリストを形成し、
そのリストにおいては各作業域の１つの場所がリ
スト上の次のプロセスの作業域ポインタを保持す
る。各プロセス作業域内の別の場所が、そのプロ
セスの次に実行すべき命令を識別する命令ポイン
タを保持する。更に、LPTRレジスタ７４が現在
実行を待つている最後のプロセスのための作業域
のアドレスを含む。このようにして新しいプロセ
スをそのリストの終りにつけ加えることができ、
LPTRレジスタ７４はそのリストの現在の終りを
常に指示する。プロセツサはリスト上のプロセス
を逐次実行するのが普通で、現在のプロセスが
「休止」オペレーシヨン（オペレーシヨン・リス
トのコード９）を実行する時、または現在のプロ
セスが「結合」オペレーシヨン（オペレーシヨ
ン・リストのコード10）を実行することにより自
身でスケジユールを破つた時、または同期オペレ
ーシヨン（オペレーシヨン・リストのコード11）
の時に、次のプロセスへ進むだけである。それら
の状況のいずれにおいても、現在のプロセスはそ
れ以上の命令の実行を止めて、プロセツサは、第
２図の３６で示されているように、プロセス作業
域に命令ポインタIPTRを留保して、第２図に３
５として示されている次のプロセスのアドレスに
より識別されている次のプロセスへ動き、それか
ら新しいプロセスのためのIPTRをIPTRレジス
タ６７にロードする。少くとも１つのプロセス実
行が常に存在するように、零プロセスが設けら
れ、他のプロセスがアクテイブでない時はその零
プロセスが実行される。 先に定義した手続「実行（run）」、「待機
（wait）」、「へ移動（moveto）」はスケジユーリ
ングにおいて使用される。あるプロセスはそれが
現在のプロセスである時、または実行されること
を待つているプロセスの結合されたリスト上にあ
る時に、そのプロセスは「スケジユールされる」。
あるプロセスが結合されているリストから外され
た時に「スケジユールから外される」ことにな
る。スケジユールから外されたプロセスは、他の
プロセスまたは命令がその外されたプロセスをス
ケジユールに含ませる、すなわち、結合されたリ
ストの末尾にそれを加えるまでは、決して実行さ
れることはない。LPTRレジスタ７４（第３図）
はリスト上の最後のプロセスのための作業域ポイ
ンタを格納するために用いられることを思い出す
であろう。したがつて、プロセスが結合されたリ
ストに付加されるたびにLPTRレジスタ７４を調
整せねばならない。また、あるプロセスをスケジ
ユールに含める場合には、そのプロセスの次にど
の命令を実行すべきかをCPU１２は決定できな
ければならない。これは適切な命令ポインタ
IPTRをメモリに格納することにより行われる。
プロセスが実行中はそのIPTRはIPTRレジスタ
７６内にある。その格納はたとえばメモリ場所３
６（第２図）で行われる。 それらの手続の説明においては、作業域３２と
３３とレジスタ６５，６７，７１，７３，７４を
示す第４図を参照すると便利である。第４図は代
表的なメモリ・アドレスと、作業域の内容を示す
ものである。 作業域３２を有するプロセスは、それの作業域
ポンイタWPTRをレジスタ７３に挿入すること
により現在のプロセスにされる。この場合には
WPTRは10000に等しい。プロセスが現在のプロ
セスになると、プロセツサはWPTR−１を調べ
ることにより、すなわち、メモリ場所9999におけ
る内容を調べて、ある命令に対するポインタ８４
を見つけ、それをIPTRレジスタ６７にロードす
ることにより、次に実行する命令を見つける。こ
れが現在のプロセスであるが、プロセツサは次の
命令を指すためにIPTRレジスタ６７の内容を使
用する。 処理中は、プロセツサは、WPTRすなわちＡ
レジスタ７１の内容のような基準値と、レジスタ
６５に置かれているオペランドを組合わせること
により形成されるアドレスを有する変数を使用す
る。作業域オペレーシヨンからのロードにおいて
は、「２」のオペランドがメモリ場所10002にある
ものを何でも対象とし、作業域３２に対応するプ
ロセスが現在行われる。処理を停止する時は、結
合されているリストが調べられる。要素８５，８
６は結合されているリストの部分である。次の作
業域を指すメモリ場所9998におけるWPTR８５
を見つけるために、プロセツサはWPTR−２を
調べる。ポインタ８５は作業域３３を指す数
11000を含む。作業域３３に対応するプロセスが
結合されているリスト上の最後のプロセスである
とすると、LPTRレジスタ７４がポインタ11000
を含む。結合されているリストにあるプロセスが
付加されるまではポインタ８６はメモリ場所
10998に格納されない。 ここで３つの手続について説明することにす
る。PROC run（ｗ）がｗにより定められるプロ
セスをスケジユールにするため、すなわち、その
プロセスを結合されているリストに加えるために
用いられる。この手続は先に定義したものである
が、ここでその定義と、その定義に用いた行番号
を参照することにする。 ｗの値が特殊な値「READY」であるとする
と、何の動作も実行されない。これについてのそ
れ以上の説明は種々のマイクロコンピユータの間
の通信について後で行うことにする。それ以外は
ｗはプロセス作業域に対するポインタであつて、
行５，６が逐次実行される。行５においては、
LPTRはLPTRレジスタ７４の内容を意味する。
それは、結合されているリスト上の最後のプロセ
スのための作業域に対する基準アドレスに対する
ポインタである。アドレスがLPTR−２であるメ
モリは次のプロセスのための作業域ポインタのア
ドレスを含むが、LPTRが最後のプロセスに対応
するからまだ何もない。いまは行５がｗ（プロセ
スｗにおける作業域ポインタ）をメモリ場所
LPTR−２に割当てるから、いまはプロセスｗは
結合されているリストの終りにある。この点では
LPTRレジスタ７４の内容は最後のプロセスｗを
指さず、最後から２番目のプロセスを指す。これ
は、プロセスｗのための作業域ポインタをLPTR
レジスタ７４に入れる行６において修正される。
このステツプのために、プロセスｗを意図しない
のに削除することなしに、結合されているリスト
に別のプロセスを付加できる。そのような削除
は、LPTRレジスタ７４が更新されない時に起
る。第４図を参照して、ただ２つの処理されてい
るプロセスがあり、かつポインタが12000である
作業域にプロセスｗが対応するものとすると、
PROC run（ｗ）が12000をメモリの〔10998〕に
入れ、12000をレジスタ７４に入れる。 待機（wait）」と呼ばれる手続は単独で、また
はPROC run（ｗ）と組合せて、使用できる。そ
れ自身でその手続は現在のプロセスをスケジユー
ルから外し、システムが次のプロセスを実行でき
るようにし、それのプログラムの最初の命令にお
ける代りにそのプログラム中の適切な所でそのプ
ロセスを実行する。ここで、PROC waitについ
て先に行つた定義を参照することである。PROC
「wait」が呼出されると（行１）、４つのステツ
プ（行３，４，８，９）を有するシーケンスが開
始される（行２）。線４〜７は外部からの要求に
関するものであり、これについての説明を延ばす
ことができる。もつとも、リンク（プロセス）は
直列リンク２５（第２図）のプロセス・レジスタ
４７の内容を表す。行３においては、メモリ
〔WPTR−１〕はアドレスWPTR−１における
メモリ・スペースである。そのアドレスは現在の
プロセスの基準アドレスWPTRを基にしている。
ここで説明している実施例においては、そのメモ
リ場所は、プロセスが推奨された時に次に実行さ
れる命令を指すために用いられる。IPTRレジス
タ６７の内容は、現在のプロセスの次に実行する
命令を常に指す。したがつて、行３は次に実行す
る命令に対するポインタをメモリ（なるべくなら
同じチツプ上の）に単に格納するだけである。手
続PROC run（ｗ）がPROC waitに先行するもの
とすると、この時には、現在のプロセス（ｗ）は
結合されているリストの終りに付け加えられてお
り（PROC run（ｗ）１により）、LPTRレジスタ
７４は更新されており（やはりPROC run（ｗ）
により）、いまはプロセスｗのための次の命令に
対するポインタは、プロセスｗのための作業域ポ
インタのアドレス（WPTR）に関して既知の場
所、メモリ〔WPTR−１〕に格納されている。
したがつて、プロセスｗはいまは実行されなくな
るための準備が整う。行８は次のプロセスのため
の結合されているリストを調べる。それの作業域
は現在の作業域のアドレスWPTR−２における
内容により指される。したがつて、行８は結合さ
れているリスト上の次のプロセスのための作業域
ポインタをWPTRレジスタ７３に割当てる。今
は基準アドレスが進み、装置はメモリのアドレス
WPTR−１に格納されているポインタを調べる
ことにより、このプロセスのための次の命令であ
るかを探す。第４図を用いるために、作業域３２
が現在行われており、それのプロセスがPROC
waitを含む命令を受けることについて考察する。
最初はWPTRは10000である。行８において、行
73はメモリ・アドレス9998において見出される内
容にセツトされる。それはポインタ11000である。
行９においては、レジスタ６７はメモリ・アドレ
ス10999において乱される命令ポインタでセツト
される。したがつて、PROC run（ｗ）の後に
PROC waitが続くものとすると、現在のプロセ
スがリストの終りに付け加えられるものとすると
（それの作業域ポインタが結合されているリスト
に格納される）、それの次の命令に対するポイン
タはメモリに格納され、それは活動を停止させら
れ、結合されているリスト上の次のプロセスが適
切な命令の始めに開始される。これらの動作の全
てはたつた４つのレジスタを用いて行われる。こ
のように構成することにより、システム中のメモ
リの量によつてのみ数が制限されるプロセスのス
ケジユーリングとデスケジユーリングを行えるよ
うにされる。 「moveto」と名づけられた手続は、新しい
IPTRへ必ずしも変更することなしに、作業域基
準ポインタを現在のプロセスのための作業域にお
ける異なるアドレスにセツトするために使用でき
る。したがつて、あるプロセスがそれの基準作業
域ポインタを10000に有しているものとすると、
この同じプロセスのために基準ポインタを
（10200）に変えるためにmoveto（10200）を用い
てレジスタをセツトできる。これはPROC
moveto（ｗ）の前記した定義を参照して次のよう
に説明される。 定義の２行目がこれが一連のステツプであるこ
とを宣言している。３行目と８行目は左マージン
から等しくずらされているから、それらはともに
逐次実行される。システムが最後のプロセスでな
いと仮定する。そうすると、行２は偽であるから
システムは行６へ飛び越す。行６における条件は
真であるから行７が実行される。行７はメモリ・
アドレスｗ−２における内容を、結合されている
リスト上の次のプロセスのための作業域ポインタ
にセツトする。次に、行８がWPTRレジスタ７
３の内容を値ｗに変える。今レジスタ７３は現在
のプロセスのための新しい基準アドレスを指す。
この新しい基準アドレスからの慣例となつている
ずれ（マイナス２）が、次にスケジユールされる
プロセスのための作業域に対するポインタを見出
す。次のプロセスがない場合には、行２が真で、
LPTRレジスタ７４の内容が、最後のプロセスの
ための基準アドレスとしてｗを指すために調整さ
れ、その後で現在のプロセスの基準アドレスへの
ポインタを保持するためのレジスタ７３がｗを指
すように調整される。 以上、スケジユーリングについて第４図を説明
したが、いくつかの機能とオペレーシヨンについ
て第４図を参照して更に説明する。 作業域からのロード 作業域からのロードはある特定のメモリ場所に
おける内容を複写し、それを暗黙のうちにＡレジ
スタ内に置く。この機能と、好適な実施例の構成
は、基準となる現在の作業域ポインタからのオフ
セツトにより定められるアドレスを有するメモリ
も暗黙のうちに参照する。この基準アドレスは
WPTRレジスタ７３に常に格納され、オペラン
ド・レジスタ６５にオフセツトが含まれる。した
がつて、式“memory〔WPTR＋OREG〕”は、
WPTRレジスタ７３とレジスタ６５との内容を
加え合わせることにより見出されるアドレスを有
するメモリの内容を指す。“load”はＡレジスタ
７１を指し、スタツクの内容が１つのレジスタに
より下方へ移動させられる、すなわち、Ａレジス
タの内容がＢレジスタへ移動させられ（データを
AREGにロードさせるための余地を作る）、
BREGの内容がＣレジスタ（もしあれば）へロー
ドされる。第４図を参照して、WPTRが10000で
あるとすると、コード02を用いて“load from
workspace”は変数２をＡレジスタにロードする
ことを意味する。 この“store to workspace”命令は、Ａレジ
スタ７１に含まれているのは何であつても、オペ
ランド・レジスタ６５に含まれているオフセツト
により（WPTRレジスタ７３に含まれている）
基準アドレスからずらされるアドレスを有するメ
モリ領域に動かすことを暗黙のうちに意味するも
のである。また、スタツクは上方へも動く（たと
えば、BREGの内容がAREGへ動き、CREGの内
容がBREGへ動く）。再び第４図を参照して、
WPTR＝10000およびOREG＝１であるとする
と、この機能は、Ａレジスタ７１の内容をメモリ
場所10001に格納することを意味する。それは変
数１である。 作業域内へのポインタのロード 機能“load pointer into workspace”はどの
作業域に格納しない。その代りに、この機能は作
業域内のある特定の場所へのポインタをＡレジス
タ７１にロードする。これは、たとえば、作業域
に格納できるベクトルのある特定の部分を指す
“load from vector”命令に関連して使用され
る。したがつて、第４図を参照して、作業域３２
は10000である作業域ポインタWPTRにより参照
される。作業域内の既知の場所においてはベクト
ルが存在し得る。そのベクトルは10200、10201、
10202のような複数の場所を有する。このベクト
ルの初めは作業域ポインタ（10000）からのある
特定のオフセツト（200）である。したがつて、
ベクトルの初めを見出すためには、オフセツト
（200）がオペランド・レジスタ６５にロードさ
れ、それらから命令“load pointer into
workspace”がアドレス10200をＡレジスタ内に
置く。それはそのベクトルの初めを指す。その後
で、ベクトルの初めに関して特定のメモリ場所を
見出すために“load from vector”オペレーシ
ヨンが用いられ、したがつて、作業域ポインタ・
レジスタ７３の代りにＡレジスタ７１に組合わさ
れたオペランド・レジスタ６５内のオフセツトを
それは用いる。 リテラル・ロード（load literal） “load literal”命令はオペランド・レジスタ
６５内にあるものはどんなものでもＡレジスタ７
１（評価スタツクの１番上）にそのままロードす
る。第５図を参照して、与えられた任意の命令の
最後の４ビツトがオペランド・レジスタ６５にロ
ードされるが、プレフイクシング機能を用いるこ
とにより、４ビツト以上をオペランド・レジスタ
に格納できる。しかし、たとえば、10進表記で
613のコードを有する命令は、数13をＡレジスタ
７１にロードし、Ａレジスタの以前の内容をＢレ
ジスタ７２へ桁送りすることを意味する。 飛越し（jump） “jump”機能はプログラム中で分岐するため
に用いられる。現在のプロセスでプロセツサによ
り次に実行される命令は、命令ポインタを含んで
いるIPTRレジスタ６７の内容により指示され
る。飛越し命令はオペランド・レジスタ６５の内
容を命令ポインタに加え合わせる。プレフイクシ
ング機能を用いることにより、命令ポインタはそ
れに加え合わされた値、またはそれから減じられ
た値を有することができて、プログラム中で前方
または後方へ飛越すことができる。 手続呼出し（call procedure） “call procedure”機能は前記した“moveto”
手続を用いる。“call procedure”は次に実行す
る命令のための通例のメモリ場所（たとえば、第
４図のメモル場所9999）にIPTRを最初に格納す
る。次に、その機能は、“call procedure”機能
が終了させられた後で次に実行すべき命令に対す
るポインタがロードされているＡレジスタ７１の
内容を、命令ポインタ・レジスタ６７へ転送す
る。 それから、Ａレジスタ７１に作業域ポインタが
ロードされる。これに続いて、“moveto”手続が
基準ポインタWPTRを変更して、その基準ポイ
ンタWPTRが現在の作業域内の異なるアドレス
を指すようにする。“moveto（ ）”手続は
WPTRレジスタ７３の内容を、movetoに続く括
弧の中の内容にセツトするものである。したがつ
て、“call procedure（呼出し手続）”の後では現
在のプロセスのための同じ作業域内の異なる場所
を指す作業域ポインタをシステムは有することに
なり、Ａレジスタ７１に前から含まれていた異な
る命令をシステムが実行する準備がされたことに
なる。RETURNオペレーシヨンの使用により逆
のオペレーシヨンが行われる。 プロセス実行（run process） このオペレーシヨン“run process”は自身の
作業域と１組の命令を有するプロセスの構成にお
いて一般に使用される。Ａレジスタ７１には新し
いプロセスのための作業域用の作業域ポインタが
ロードされ、Ｂレジスタには新しいプロセスのた
めの適当な命令ポインタがロードされている。オ
ペレーシヨン“run process”は作業域ポインタ
から適切にオフセツトされたメモリ内の場所に命
令ポインタを格納し、それから括弧内の作業域ポ
インタを用いて前記手続PROC run（ ）を呼出
す。先に説明したように、これは新しいプロセス
のスケジユールを作成する。すなわち、結合され
ているリストに新しいプロセスを付加する。 休止（pause） “休止”オペレーシヨンは、１つのプロセスが
他のプロセスを除外してALU５５を使用するこ
とを阻止するためにプログラム中に現れる。この
オペレーシヨンはコンパイラによりループ中に挿
入される。このオペレーシヨンは、現在のプロセ
スを結合されているリストの終りに付加し、必要
なポインタを格納し、現在のプロセスに実行をし
ばらく休止させ、結合されているリスト上の次の
プロセスを現在のプロセスにする。評価スタツク
の内容をプロセスを損うことなしに捨てることが
できる時に“pause”が実行されるから、評価ス
タツクの内容は保留されない。 結合（join） この“join”オペレーシヨンは、たとえば並行
プロセスが存在する時に用いられ、それらの並行
プロセスの全てが同時刻にプログラム中のある点
にあるべきであることを意図するものである。元
のプロセスＰ（０）について考えることにする。
プログラム中のある点においてそのプロセスＰ
（０）は並行側プロセスＰ(1)、Ｐ(2)、Ｐ(3)…Ｐ
（ｎ）に拡がる。それらが実行されると、最後の
プロセスＰ（ｎ＋１）を実行する。しかし、Ｐ(1)、
Ｐ(2)…Ｐ（ｎ）の全てが終るまではその最後のプ
ロセスは起らない。 “join”オペレーシヨンはこのために用いられ
るものである。カウンタが作業域内で設定され、
Ａレジスタ７１がカウントの格納されるメモリに
向けられる。カウントは依然としてアクテイブで
ある（終つていない）副プロセスの数に対応す
る。各副プロセスは“join”オペレーシヨンとと
もに終る。ある副プロセスがそれの“join”オペ
レーシヨンに到達した後て、その副プロセスはカ
ウントを調べる。カウントが零であると、プログ
ラムは“moveto”手続を用いて最後のプログラ
ムへ動く。カウントが零でなければ、カウンタは
１だけ減少させられ、それから先に述べたように
して副プロセスは“wait”させられる。他の副
プロセスは零カウントに達するまで実行される。 同期（synchronise） “synchronise”オペレーシヨンは並行処理に
とつて非常に重要である。というのは、その
“synchronise”オペレーシヨンを使用することに
より２つのプロセスをある時刻に同じ点に置くこ
とができるからである。これについては「同じマ
イクロコンピユータ上のプロセス間の通信」の項
において第９図を参照して説明することにする。
簡単に説明すれば、同じチツプ上の２つのプロセ
スＸとＹが、たとえば一方のプロセスが必要とす
るデータを他方のプロセスが計算しているため
に、通信を希望したとすると、チヤネル４０，４
１，４２または４３（第２図）が用いられる。各
プロセスは“synchronise”オペレーシヨンを有
する。 “synchronise”オペレーシヨンに到達する最
初のプロセスはチヤネルを調べる。チヤネルのア
ドレスはＡレジスタ７１にロードされているか
ら、“memory〔AREG〕”がそのチヤネルのこと
を言及する。表現式“NIL”は零として認められ
る所定の基準のことを指す。第１のプロセスによ
りチヤネルの初めの部分にNILが見出されたとす
ると、そのプロセスはそれの作業域ポインタをチ
ヤネルの第１の部分に置き、それからそれ自身で
スケジユールから外れる。それでそのプロセスは
プロセスＹがそれの“sync”オペレーシヨンに
到達するのを待つ。プロセスＹが“sync”オペ
レーシヨンに到達すると、プロセスＹは同じチヤ
ネルの第１の部分を調べる。そうすると、NILは
見つからないが、その代りにある作業域ポインタ
を見つける。それに応答してプロセスＹはプロセ
スＸをスケジユールする（結合されているリスト
の終りにそれを加え合わせる）。チヤネルの第１
の部分はNILに戻る。一般に、１つのプロセスか
ら他のプロセスへ転送するためのデータが置かれ
る少くとも第２の部分がチヤネルに存在する。ま
た、同期オペレーシヨンは一般に対となつて起
る。２つのプロセスにおける第１の“sync”オ
ペレーシヨンはプロセスにデータを待機させ、そ
れから準備が整つた時にそのデータを転送させ
る。第２の“sync”命令は確認応答を行わせる。
したがつて、プロセスからデータを入力している
プロセス“sync”する。データがレデイ状態に
なつていないとすると、そのデータは“待機”す
る。供給プロセスによりデータがレデイ状態にさ
れると、その供給プロセスは受けるプロセスをス
ケジユールし、それから受けるプロセスはデータ
をとる。それから各プロセスによる“sync”命
令が転送の確認応答をする。データを供給するプ
ロセスによる最初の“sync”は、データをとる
準備が整つていることを示す。 同じマイクロコンピユータにおけるプロセス間の
通信 先に説明したように、このマイクロコンピユー
タは同じマイクロコンピユータにおけるプロセス
間、または異なるマイクロコンピユータにおける
プロセス間の通信を可能にする。たとえば、１つ
のプロセスは自動車の走行距離の測定、第２のプ
ロセスはその自動車の走行距離に対する燃料消費
量の測定ということがある。第１のプロセスは入
力として自動車の車輪の回転を表すデータを受
け、走行距離を表す出力を発生する。第２のプロ
セスは燃料消費量に関連するデータを入力として
受けるが、走行距離に対する燃料消費量について
の有用な出力を発生できるようになるためには、
走行距離についての情報を得るために第１のプロ
セスと交信することも必要である。同じマイクロ
コンピユータにおける通信を処理するプロセスの
場合には、ここで説明している例では第２図に示
されているチヤネル４０〜４３を通じて通信が行
われる。このオペレーシヨンには同期オペレーシ
ヨンの使用が含まれる。その同期オペレーシヨン
には、機能とオペレーシヨンの前記した表からの
機能コード１３とオペレーシヨン・コード１１よ
り成るプログラム命令を要する。各チヤネル４０
〜４３はメモリ内の２つの連続する語場所より成
る。１つの語場所は「プロセス場所」を与え、第
２の語場所は「データ場所」を与える。チヤネル
は一方向通信チヤネルであつて、ある１つの時刻
には２つの、そしてただ２つのプロセスにより共
用される。あるアクテイブ・プロセスｘが同じマ
イクロコンピユータ上のプロセスｙと通信するこ
とを望んだとすると、第９図ａ〜ｅを参照して後
で説明するシーケンスが行われる。第１に、プロ
セスｘはチヤネル４０のアドレスを識別し、通信
しようと思うデータをそのチヤネルのデータにロ
ードする。また、プロセスｘは同期オペレーシヨ
ンのための命令の実行も行う。プロセス場所がデ
ータを受けることを待つているプロセスｙの作業
域ポインタを有していないとすると、同期オペレ
ーシヨンはプロセスｘのWPTRをプロセス場所
に記録させ、プロセスｘをスケジユールから外す
ために“wait”手続を使用する。これは第９図
ｂに示されている位置である。今は、プロセスｘ
はプロセスｙがデータを受ける準備が整うまで待
つ。プロセスｙがデータを受けることを希望する
と、プロセスｙは同期オペレーシヨンのための命
令を実行して、通信チヤネル４０がデータを送る
準備が整つているかどうかを調べる。この命令の
実行に際して、プロセスｙはプロセスｘの作業域
ポインタをチヤネル４０のプロセス場所に置き、
オペレーシヨンのリストにおいて述べだ同期オペ
レーシヨンからわかるように、同期オペレーシヨ
ンの実行により“run”手続がプロセスｘの作業
域ポインタをチヤネル４０から除去させ、実行を
待つているプロセスのリストの終りにプロセスｘ
を付け加える。これは第９図ｃにおける位置であ
る。それからプロセスｙはチヤネル４０のデータ
場所からデータを読出し、それから同期オペレー
シヨンのための別の命令を動作させて、それがデ
ータを受けたことを指示する。このためにプロセ
スｙの作業域ポインタがチヤネル４０のプロセス
場所にロードされ、プロセスｙを待機させる。こ
のためにプロセスｙがスケジユールから外され、
チヤネル４０を第９図ｄに示す状態に放置する。
プロセスｘがその上で待機しているリストがプロ
セスｘに到達して、プロセスｘが再びアクテイブ
状態にされると、いまプロセスｙの作業域ポイン
タをチヤネル４０のプロセス場所に置く同期オペ
レーシヨンのための別の命令をプロセスｘが実行
し、そのためにプロセスｘの動作を継続できるこ
とになる。それと同時に、プロセスｙがプロセス
の待機リストの終りに再び付け加えられて、実行
の準備が整うように、ｘプロセスはプロセスｙに
“run”手続を行わせる。そうすると通信チヤネ
ル４０は第９図ｅに示す状態となり、プロセスｘ
は継続され、プロセスｙはリスト上で待機してい
る。このようにして、“handshake”オペレーシ
ヨンを行つている両方のプロセスにより通信が同
期される。“handshake”オペレーシヨンにおい
ては、両方のプロセスがオペレーシヨンを同期さ
せるために２つの命令を実行する。それら２つの
命令のうちの一方はプロセスをスケジユールから
外し、スケジユールから外されない方の通信プロ
セスから適切な信号が受信された時に、スケジユ
ールから外された方のプロセスだけがリストへ戻
される。 次に、第１０図を参照して、同じマイクロコン
ピユータ上で２つの通信プロセスを実行するため
に必要なプログラムと命令シーケンスの特殊な例
について説明することにする。これは自動車の走
行距離と燃料消費量を測定するための、先に述べ
た２つの例を示すものである。マイクロコンピユ
ータ１７０はそれのメモリ域に、変数
“rotations”をカウントする第１のプロセスのた
めの第１の作業域１７１と、変数“miles”をカ
ウントする第２のプロセスのための第２の作業域
１７２とを有する。作業域１７１は語場所１７３
を有し、この語場所には“rotation”と呼ばれる
入力チヤネル１７４のアドレスが含まれる。その
入力チヤネルは、外部の回転検出器（図示せず）
から各車輪回転数についてのメツセージを受ける
ように構成されている直列リンクの一部を構成す
る。作業域１７１は別の語場所１７５も有する。
この語場所１７５にはチヤネル“mile”と呼ば
れる２語メモリ・チヤネル１７６のアドレスが含
まれる。この場合には、このメモリ・チヤネル１
７６は、車輪の1000回転ごとに1mileの走行を示
す作業域１７１のプロセスからの出力を受ける。 この第１のプロセスに対するOCCAM言語を用
いるプログラムは次の通りである。

【表】

【表】 行番号はこのプログラムの構成部分ではない
が、説明を容易にするためにつけた。１行目は存
在する変数を宣言する。その変数は“rotations”
と呼ばれる。２行目は、条件TRUEが常に真で
あるから、終りの無いループである。零回転から
スタートする（４行目）。７行目では“rotation”
という名前のチヤネルからの入力を待つ。１が受
けられると、変数“rotations”が１だけ増加さ
せられる。最後には1000回転となるから、５行目
は偽となる。そうすると６、７、８行目はスキツ
プされ、９行目で“mile”という名のチヤネル
へ１つのデータが出力される。 それらのOCCAM文がコンパイラにより下記の
ような機械命令に変換される。

【表】

【表】 この機械命令の表においても行番号は説明の便
宜上つけたものである。１、４、21行はプログラ
ム中における単なる参考場所である。２行目にお
いて値０をＡレジスタ７１にロードする。３行目
でＡレジスタ内のデータを作業域に格納する。命
令データ部分は０であるから、このプロセスのた
めの基準アドレスからのオフセツトはない。した
がつて、作業域ポインタ・レジスタ７３はいまは
作業域ポインタWPTRを含む。この作業域ポイ
ンタはメモリ内の、変数“rotations”のために
０が格納されている基準アドレスを指す。５行目
で作業域からＡレジスタ７１にロードする。命令
のデータ部分（その命令はオペランド・レジスタ
６５にロードされる）は０であるから、作業領域
の基準アドレスWPTRからのオフセツトは０で
ある。６、７、８行目において10進値1000を加え
る。命令のデータ部における４つの２進ビツト用
いて10進数の1000を表すことはできないから、10
進数1000を加えるためにはプレフイクシング・オ
ペレーシヨンを必要とする。そこで機能コード14
（pfix）が用いられる。10進数1000は２進数では
1111101000で表される。これには10ビツトを必要
とするが、標準命令のデータ部は４ビツトである
から、この値をオペランド・レジスタにロードす
るためには３つのステツプを必要とする。８行目
は“load literal”機能のためのコードを含むか
ら、この時には、Ａレジスタ７１には1000の２進
数が含まれる。これによりＡレジスタの内容（０
である）がＢレジスタ７２へ転送させられる。 ９行目では間接機能、すなわちオペレーシヨン
“greater than”が呼出される。これによりレジ
スタＡとＢの内容が比較される。Ｂレジスタの内
容がＡレジスタの内容より大きくなければ、この
オペレーシヨンはFALSE（０）となる。 10行目は“jump nonzero”オペレーシヨンで
ある。９行目のオペレーシヨンの結果が真である
とすると、Ａレジスタの内容が非零値にセツトさ
れ、10行目から９行だけ前へ飛越しが行われる。
これはコードのデータ部における数字９で示され
ている。これによりプログラムは21行目まで前へ
飛越す。21行目は出力部である。1000回転がまだ
カウントされていないと仮定すると、次に11行目
が実行される。11行目では、作業域機能からのロ
ードは＋１のオペランドを有する。このことは、
基準アドレスからのオフセツトが＋１であること
を意味する。このメモリ・アドレスにおいてチヤ
ネル“rotation”のアドレスが見出され、このア
ドレスは作業域からＡレジスタ７１にロードされ
る。12行目では同期オペレーシヨンが行われる。
13行目ではチヤネル“rotation”のアドレスが再
びロードされ、14行目では再び同期が行われて入
力オペレーシヨンが終了される。この簡単な例に
おいてはデータは転送されない。15行目では作業
域にある変数、オフセツト０、がＡレジスタにロ
ードされる。すなわち、“rotations”の現在の値
がＡレジスタへロードされる。16行目において
は、データ値１がＡレジスタの内容へそのまま加
え合わされる。17行目では、Ａレジスタの内容が
０に等しいオフセツトで作業域内に格納される。
したがつて、チヤネル“rotation”からのデータ
の受けとりに応じて変数“rotations”が増加さ
せられたことになる。18行目は休止オペレーシヨ
ンであつて、次のプロセスを実行させ、この現在
のプロセスをリストの末尾に加える。このプログ
ラムのこの点においてはＡレジスタ７１とＢレジ
スタ７２の内容はプロセスには関連していないこ
とに注意されたい。19行目と20行目においては負
のプレフイツクス機能を用いて後方への飛越しが
実行される。22行目においては、基準場所から２
場所だけオフセツトされている作業域の内容がロ
ードされる。これはチヤネル“mile”のアドレ
スであつて、それはＡレジスタへロードされる。
23行目においては同期オペレーシヨンが行われ
る。25行目で行われる別の“sync”オペレーシ
ヨンにより出力が完了させられる。26行目におい
て別の休止が挿入されて、次のプロセスをスケジ
ユールに加え、このプロセスを結合されているリ
ストの末尾に加える。27行目と28行目においては
負のプレフイクシングを用いて後方への飛越しが
行われる。変数“miles”に関する第２のプロセ
スは作業域１７２を使用する。この作業域１７２
は“mile”チヤネル１７６を含む語場所１７７
を有する。“mile”チヤネル176は作業域１７２
のプロセスへ入力を与えるために用いられる。別
の語場所１７８が第２の入力のアドレスを有す
る。この第２の入力は、この場合には、約3.9
（１ガロン）の燃料が消費されるたびに外部の燃
料計からのメツセージを受けるように構成された
直列リンクの部分を形成する、“fuel”チヤネル
と呼ばれるチヤネル１７９である。作業域１７２
は別の語場所１８０も有する。この語場所１８０
は、燃料の最後の約3.9（１ガロン）が消費さ
れる間に走行した距離を出力するように構成され
た直列リンクの部分を形成する“consumption”
チヤネルと呼ばれる出力チヤネル１８１のアドレ
スを有する。明らかに、走行距離数を示すメツセ
ージをチヤネル１７６を介して得るためには、作
業域１７２内におけるプロセスは作業域１７１に
おけるプロセスと通信する必要がある。作業域１
７２におけるプロセスのための命令シーケンスと
プログラムは次の通りである。

【表】

【表】

【表】 異なるマイクロコンピユータ上のプロセス間の通
信 相互に接続されたマイクロコンピユータのネツ
トワークが第１１図に示されている。第１１図に
は４台のマイクロコンピユータが示されている。
このネツトワークは要求に応じて二次元または三
次元に拡張できることがわかるであろう。各マイ
クロコンピユータの構造は類似しており、２本の
一方向ワイヤ１８５，１８６により別のマイクロ
コンピユータの直列リンクに相互に接続される。
各ワイヤ１８５，１８６は１台のマイクロコンピ
ユータの出力ピン２７と、他の１台のマイクロコ
ンピユータの入力ピン２６の間に接続される。ワ
イヤ１８５，１８６はそれら２本のピンとピンの
間の接続だけに使用されるのであつて、他のマイ
クロコンピユータまたはメモリとの接続に供用さ
れるものではない。種々のマイクロコンピユータ
の間の通信は、同一の同期オペレーシヨン・シー
ケンスを用いて全体として類似のやり方で行われ
る。これについては第２，１１，１２，１３図を
参照して説明する。チヤネル４０（第２図）の代
りに、直列リンクは入力チヤネル４５と出力チヤ
ネル４６を有する。各チヤネルはプロセス・レジ
スタ４７のデータ・レジスタ４８より成る。それ
らのレジスタはメモリ・チヤネル４０〜４３のた
めの語場所と同じやり方でアドレスできる。しか
し、それらのレジスタは制御ロジツク５０により
動作させられる。この制御ロジツクについては第
１５，１６図を参照して説明することにする。 ２台のマイクロコンピユータの間の直列リンク
を通じてデータが送られる時は、そのデータは第
１３ａ，１３ｂ図に示されているようなパケツト
の形で直列に送られる一連のデータ列の形をと
る。データパケツトは第１３ａ図に示すような形
を有し、出力ピン２７により入力ピン２６へ送ら
れる。データパケツトは値が１である２つの連続
するビツトで始まり、その後に16個のデータ・ビ
ツトが続き、値が０のストツプ・ビツトで終る。
第１３ｂ図に示されている確認応答パケツトが、
データパケツトを受けるマイクロコンピユータの
出力ピン２７から、データパケツトを送るマイク
ロコンピユータの入力ピン２６へ送られる。確認
応答パケツトは値が０のスタート・ビツトと、そ
の後に続く値が０のストツプ・ビツトより成る。
各直列リンクの出力制御ロジツクは、各出力ピン
２７がデータパケツトまたは確認応答パケツトを
送らない時に値が０のビツトを連続して送るよう
に出力ピン２７を構成するから、入力ピン２６が
パケツトの１スタート・ビツトを受けるまでは入
力制御ロジツクは入力ピン２６上の全ての信号を
無視する。 入力チヤネルまたは出力チヤネルのプロセス・
レジスタがプロセスの作業域ポインタを保持して
いる時は、CPU１２がプロセスの作業域ポイン
タを実行を待つているリストに加え合わせること
によりそのプロセスをスケジユールにするよう
に、制御ロジツク５０は要求（入力要求または出
力要求と呼ばれる）を発生してCPU１２へ与え
ることができる。同期ロジツク１０は、直列リン
クからの各要求信号を調べるためにCPU１２に
より使用されるセレクタを発生する。“wait”手
続の実行によりアクテイブ・プロセスがスケジユ
ールから外された時は、直列リンクからの要求が
あるかどうかをCPU１２は調べる。もしいくつ
かの外部要求があれば、CPU１２はリスト上の
次のプロセスを実行する前に、それらの要求の全
てを順次サービスする。その要求を発生したチヤ
ネルのプロセス・レジスタに保持されているプロ
セスをスケジユーリングすることによりCPU１
２は要求をサービスし、プロセス・レジスタ４７
を零にリセツトする。リンク２５内の入力チヤネ
ルまたは出力チヤネルのプロセス・レジスタ４７
は、そのチヤネルが通信を実行する用意ができた
時に、特殊な値READYを含む。同期オペレーシ
ヨンは手続“run”を行わせる。その手続“run”
により特殊な値READYを検出し、あるプロセス
をスケジユーリングする代りに、リンク内の制御
ロジツク５０の動作を停止させる。リンク内の制
御ロジツクはチヤネル上で同期オペレーシヨンを
実行できる。その同期オペレーシヨンはチヤネル
のプロセス場所をテストする。値が零であるとす
ると、それはその値を特殊な値READYで置き換
え、プロセス・レジスタ上のプロセスによりひき
起こされる同期オペレーシヨンがその値を零にリ
セツトするまで待つ。そうでなければ、前記した
ようにプロセス・レジスタ内のプロセスをスケジ
ユールするためにはそれはCPU１２のための要
求を発生し、それからCPU１２はプロセス・レ
ジスタの値を零にリセツトする。その結果、別の
プロセスに同期させるために同期オペレーシヨン
が用いられるのと同じやり方で、プロセスは制御
ロジツク５０に同期させるために同期オペレーシ
ヨンを使用できる。 リンク２５内の出力制御ロジツク５０は、出力
チヤネル内のプロセス・レジスタを用いてプロセ
スとの同期をまずとり、それから出力チヤネル内
のデータ・レジスタからのデータパケツト中のデ
ータを出力ピン２７（第２，１１図）を通じて送
り、入力ピン２６上で確認応答パケツト信号を待
ち、それから出力チヤネル内のプロセス・レジス
タを再び用いてプロセスに同期させる。出力制御
ロジツクはこのオペレーシヨンをくり返えし実行
する。リンク内の入力制御ロジツクは入力ピン２
６からのデータが入力チヤネル内のデータ・レジ
スタに到達することをまず待ち、それから入力チ
ヤネル内のプロセス・レジスタを用いてプロセス
に同期させ、次に入力チヤネル内のプロセス・レ
ジスタを用いてプロセスに再び同期させ、それか
ら確認応答パケツト信号を出力ピン２７へ送る。
入力制御ロジツクはこのオペレーシヨンをくり返
えし実行する。 以下の説明においては、第１１図に示されてい
るマイクロコンピユータ１により動作させられる
プロセスｘがデータを直列リンクを介して、マイ
クロコンピユータ２により動作させられるプロセ
スｙへ出力することを望んでいると仮定する。こ
の出力を行うために、プロセスｘは出力すべきデ
ータを出力チヤネルのデータ・レジスタ１８７に
格納し、プロセス・レジスタ１８８で同期オペレ
ーシヨンを実行して、ピン２７を介してのデータ
の伝送を直列リンクに開始させる。それからプロ
セスは同じプロセス・レシスタ１８８について別
の同期オペレーシヨンを実行して、マイクロコン
ピユータ１の入力ピン２６を介して確認応答パケ
ツトが受けられるまで待つ。確認応答パケツト
は、マイクロコンピユータ２により動作させられ
るプロセスｙがデータを入力したことを意味す
る。入力するために、プロセツサｙはマイクロコ
ンピユータ２の入力チヤネルのプロセス・レジス
タ１８９について同期オペレーシヨンの実行し
て、データ・パケツトがマイクロコンピユータ２
のピン２６から到達することを待つ。それからプ
ロセスｙはデータ・レジスタ１９０からデータを
とり、別の同期オペレーシヨンを実行して、マイ
クロコンピユータ２の出力ピン２７から確認応答
信号を送信させる。 第１２図は、プロセスｘとｙが直列リンクを介
して通信する時に送る典型的なオペレーシヨン・
シーケンス中におけるプロセス・レジスタ１８
８，１８９の内容を順次示すものである。参照番
号１８８ａ〜１８８ｅ，１８９ａ〜１８９ｅはそ
れぞれプロセス・レジスタ１８８，１８９の内容
の引き続状態を表すものである。最初に、プロセ
スｘはマイクロコンピユータ１の出力チヤネルを
アドレスし、出力すべきデータをデータ・レジス
タ１８７にロードし、出力プロセス・レジスタ１
８８について同期オペレーシヨンを行う。直列リ
ンクが出力を発する用意が整つていることを示す
特殊な値READY１８８ａをプロセス・レジスタ
１８８が含んでいると仮定すると、同期オペレー
シヨンによりプロセス・レジスタ１８８の値が零
（NIL）１８８ｂにリセツトされる。その結果、
制御ロジツクはデータ・レジスタ１８７からのデ
ータを、１本のワイヤ接続１８５を介してマイク
ロコンピユータ２の入力データ・レジスタ１９０
へ送らせる。プロセスｙが入力をまだ待つていな
いとすると、マイクロコンピユータ２内の制御ロ
ジツクがプロセス・レジスタ１８９の値をNIL１
８９ａからREADY１８９ｂへ変えて、データが
受けられることを示す。次に、プロセスｙがプロ
セス・レジスタ１８９について同期オペレーシヨ
ンを行う。そうするとプロセス・レジスタ１８９
の値がREAD１８９ｂからNIL１８９ｃに変えら
れる。マイクロコンピユータ２が確認応答信号を
マイクロコンピユータ１へ送り用意が整つている
と仮定すると、制御ロジツクはプロセス・レジス
タ１８９の値をREADY１８９ｄへ戻す。それか
らプロセスｙは入力チヤネルのデータ・レジスタ
１９０からデータをとり、プロセス・レジスタ１
８９について別の同期オペレーシヨンを実行す
る。そうするとプロセス・レジスタ１８９がNIL
１８９ｅにリセツトされる。その結果、制御ロジ
ツクは確認応答信号を１つのワイヤ接続１８６を
介して送る。この確認応答信号は、プロセスｘを
動作させるマイクロコンピユータ１の入力ピン２
６により受けられる。確認応答信号を受ける前に
プロセスｘが第２の同期オペレーシヨンを実行す
ると仮定すると、プロセスｘは手続“wait”に
よりスケジユールから外され、それの作業域ポイ
ンタがプロセス・レジスタ１８８，．８８ｃに格
納される。確認応答パケツトが受けられると、直
列リンクの制御ロジツクが、プロセスｘをスケジ
ユールすることをマイクロコンピユータ１の
CPUに求める要求を発生し、プロセス・レジス
タをリセツトする。この要求は、現在のプロセス
がスケジユールから外されるとマイクロコンピユ
ータ１のCPUにより直ちにサービスされ、CPU
はプロセスｘをリストの末尾に加えて、プロセ
ス・レジスタNIL（１８８ｄ）にリセツトする。
そうすると制御ロジツクはプロセス・レジスタを
READY（１８８ｅ）にリセツトすることにより、
リンクが更に出力する用意が整つたことを示す。
そのために直列リンクは、第１２図のシーケンス
に示されているように、通信が行われる前と同様
になつて、次の通信を行う用意を整える。 第１４図は、第１１図を参照して先に説明した
プロセスの２つのマイクロコンピユータについて
の動作を示す。しかし、この場合には、回転数を
数えるための作業域１７１がマイクロコンピユー
タ１９１にあり、距離をカウントするための作業
域１７２は別のマイクロコンピユータ１９２にあ
る。それらのマイクロコンピユータ１９１，１９
２はそれぞれの直列リンク２５により相互に接続
される。チヤネル“mile”１７６ａがマイクロ
コンピユータの１９１の直列リンクの出力チヤネ
ルを形成し、チヤネル“mile”１７６ｂがマイ
クロコンピユータ１９２の直列リンクの入力チヤ
ネルを形成する。第１４図において２つのプロセ
スを動作させるために使用される命令シーケンス
とプログラムは、各プロセスにより使用されるチ
ヤネル“mile”のアドレスが、メモリ内のチヤ
ネルではなくて直列リンクのチヤネルのアドレス
であることを除き、第１０図を参照して説明した
ものに全体として類似する。 リンク制御ロジツクについての説明 次に、第１５，１６図を参照して、直列リンク
の入力チヤネルと出力チヤネル用の制御ロジツク
５０（第２図）について詳しく説明する。第１５
図は出力チヤネル４６用の制御ロジツクを示し、
第１６図は入力チヤネル４５用の制御ロジツクを
示す。 出力するために、リンクの制御ロジツク５０
（第２図）が出力プロセス・レジスタ４７を用い
てプロセスにまず同期してから、出力データ・レ
ジスタ４８からのデータをピン２７へ送り、それ
からピン２６からの確認応答信号を待ち、次に出
力プロセス・レジスタ４７を再び用いてプロセス
に同期する。制御ロジツク５０はこのオペレーシ
ヨンをくり返えし行う。 入力するために、リンクの制御ロジツク５０
（第２図）は、入力ピン２６からデータが到達す
ることをまず待ち、そのデータを入力データ・レ
ジスタ４８へ送り、それから入力プロセス・レジ
スタ４７（第１６図）を用いてプロセスと同期
し、次に入力プロセス・レジスタを用いてプロセ
スと再び同期し、その後で確認応答信号をピン２
７へ送る。制御ロジツク５０はこのオペレーシヨ
ンをくり返えし行う。 出力と入力のプロセス・レジスタ４７によりと
られる値は、プロセスも制御ロジツクも同期を待
つていないことを示すNILと、制御ロジツクが同
期を待つていることを示すREADYのことがあ
り、あるいは同期を待つているプロセスの作業域
ポインタとすることもできる。 リンクにおいては、各プロセス・レジスタ４７
と各データ・レジスタ４６がアドレス・デコーダ
１９３を介してバス１６へ接続される。バス１６
はアドレス・データおよび制御のための信号線を
含む。制御には“write”信号と、”read”信号
と、“busy”信号とを含む。“busy”信号はCPU
とリンク制御ロジツクが、プロセス・レジスタの
値を同時に変えようとしないようにするために用
いられる。 リンク内の各プロセス・レジスタ４７は、プロ
セス・レジスタ内の値がREADY、NILまたは作
業域ポインタのいずれであるかを調べるためのロ
ジツク１９４を含む。 出力データ・レジスタ４８（第１５図）はアン
ドゲート１９５のオアゲート１９６を介して出力
ピン２７に接続される。入力データ・レジスタ４
８（第１６図）が入力ピン２６に直結される。 リンク内の各プロセス・レジスタには要求ラツ
チ１９７が組合わされる。CPUがWAIT手続を
実行する時は、全ての要求ラツチの状態が常にテ
ストされる。ある要求ラツチがセツトされたとす
ると、対応するプロセス・レジスタに保持されて
いる作業域ポインタを有するプロセスが、それの
作業域ポインタをリストの末尾に加えることによ
りスケジユールされる。CPUがプロセス・レジ
スタに書き込む時には要求ラツチは常にクリアさ
れる。 このリンクを介して行われるデータの入力と出
力は４状態マシン２８２，２８３，２８４，２８
５により制御される。各状態マシンは現在の状態
を保持するための状態レジスタと、プログラム可
能なロジツク・アレイとより成る。このプログラ
ム可能なロジツク・アレイは状態レジスタの値
と、状態マシンへの入力信号とに応答して出力信
号の所定のパターンと、状態レジスタのための新
しい値を発生する。リンクを通つて送られるビツ
トをカウントするためにカウンタ２８６が用いら
れ、リンクを通つて受けられるビツトをカウント
するために別のカウンタ２８７が用いられる。 入力および出力のチヤネル制御器とデータ状態
マシンは下記のような入力と出力を有する。入力
または出力の名称は信号の目的を示すものであ
る。

【表】

【表】

【表】

【表】 各状態マシンのシーケンスについて、各マシン
の現在の状態、次の状態、入力、出力について以
下に説明する。 どのような状態においても、「出力」欄に記載
されている出力は１で、他の出力は０である。 「入力」欄に記載されている入力を除き、全て
の入力は無視される。記号、および△はそれ
ぞれブール代数の演算のand、or、notを示すも
のである。

【表】

【表】

【表】

【表】

【表】 第１６図に示すように、入力制御ロジツクは、
入力データ状態マシン２８２の出力端子２４６に
接続されるフリツプフロツプ２８０を含む。別の
フリツプフロツプ２８１が入力データ状態マシン
２８２の出力端子２４５に接続される。両方の制
御状態マシンはクロツク２８から与えられるクロ
ツクパルスにより制御される。リンクのあるもの
に対して、両方のデータ状態マシンはクロツク２
８からのクロツクパルスによつても制御される。
第１５，１６図に示すリンクに対しては、データ
状態マシンは、クロツク２８に対して位相が関係
するクロツク２２からのクロツクパルスにより制
御される。クロツク２２はこのリンクを低速で動
作させることができる。動作させられるマイクロ
コンピユータ・ネツトワークの種類に応じて効率
を最高にするために、２種類のクロツク周波数を
得ることができる。マイクロコンピユータが近接
して群にまとめられると、それらのコンピユータ
の間の通信はより高速で行うことができる。その
場合には、より高いクロツク周波数を使用でき
る。マイクロコンピユータが遠く離れて配置さ
れ、低速動作を必要とする場合には、満足できる
通信を確保するために低いクロツク周波数を使用
できる。 入力チヤネルと出力チヤネルにおいて、制御状
態マシンはプロセス・レジスタ４７の内容をモニ
タし、適切であればラツチ１９７をセツトするこ
とによりCPU要求を線１９９に生ずる。 出力制御状態マシン２８５は出力プロセス・レ
ジスタ４７を用いてまずプロセスに同期させる。
それから、マシン２８５は“datago”信号２１
１を用いて出力データ状態マシン２８２に、出力
データ・レジスタ４８内のデータをピン２７を通
じて出力させる。出力データ状態マシン２８４は
第１３ａ図を参照して説明したようにしてデータ
を送り出し、カウンタ２８６内のカウントがなく
なるまでレジスタ４８内のデータを桁送りする。
カウンタ４８内のカウントがなくなると、それは
“datagone”信号２０５を出力状態マシンへ戻し
て、データの転送が終了したこと、および
“datago”信号を除去すべきことを示す。それか
ら、出力制御状態マシンはラツチ２８０からの
“ackready”信号２６４を待ち、入力データ状態
マシン２８２が、第１３ｂ図に示されている確認
応答パケツトをピン２６から受けたことを示す。
“ackready”信号２６４に応答して、出力制御状
態マシンは“acktaken”信号２６５を出力する。
その信号はラツチ２８０をリセツトする。そうす
ると出力制御ロジツクは出力プロセス・レジスタ
４７を用いて出力プロセスに再び同期させる。 リンクの他の端にあるマイクロコンピユータの
入力データ状態マシン２８２は、入力ピン２６に
現われる“atartbit”を待つ。データ・パケツト
が検出されると、そのマイクロコンピユータの入
力データ状態マシン２８２が、適切な数のビツト
が受けられたことをカウンタ２８７が示すまで、
データをデータ・シフトレジスタ４８へ桁送り
し、それから「データを受ける」ラツチ２８１を
セツトする。入力制御状態マシン２８３は
“dataready”信号２６２を検出し、それに応答
してラツチ２８１をセツトする。それから、それ
は入力プロセス・レジスタ４７を用いて入力プロ
セスに同期する。その後で、それはプロセス・レ
ジスタ４７を用いて入力プロセスに再び同期し、
プロセスがデータ・レジスタ４８からデータを得
たことを確認し、次に“ackgo”信号２６１を用
いて出力データ状態マシンに確認応答パケツトを
ピン２７を介して送らせる。出力データ状態マシ
ン２８４をデータを送らない時は、そのマシンは
スタート・ビツトとストツプ・ビツトを発生す
る。それらのビツトは確認応答パケツト（１３ａ
図）を構成する。マイクロコンピユータのデー
タ・パケツトを送つた入力データ状態マシン２８
２は確認応答パケツトを検出し、「確認応答を受
けた」ラツチ２８０をセツトする。前記したよう
に、送信マイクロコンピユータの出力制御状態マ
シン２８５はこれを待つており、その信号を検出
するとラツチ２８０をリセツトして第２の同期オ
ペレーシヨンを行う。出力リンクと入力リンクの
両方におけるリンク・ロジツクの状態は、次の送
信の用意が整うように、いまは通信が行われた以
前と同じである。 チツプとメモリの形成 先に説明したように、本発明のマイクロコンピ
ユータはチツプ（集積回路装置）上に外部メモリ
なしでマイクロコンピユータを動作させることが
できる十分なメモリをRAMの形で有するからと
くに有利である。もつとも、要求があれば外部メ
モリを使用することもできる。プロセツサが形成
されているチツプ上に適切なメモリを形成するの
に十分なスペースをとることにはいろいろと問題
がある。各メモリセルに必要な面積をできるだけ
小さくし、同じチツプ上のプロセツサのような同
期しないで動作している回路からのRAMへのノ
イズ妨害を減少させると同時に、何枚かのシリコ
ンチツプから許容できるマイクロコンピユータ
を、とくに、チツプ上に作られる最大で最高の集
積密度の部品であるメモリを満足できる歩留りで
製造することが必要である。 各メモリの必要とするチツプ面積を小さくする
ために、本発明のこの実施例では、より一般的な
デプリーシヨン（depletion）形トランジスタ負
荷または相補プルアツプ・トランジスタではなく
て、高インピーダンス抵抗負荷を用いる静的セル
（SRAM）を用いる。この実施例で用いる製造技
術は高抵抗率の多結晶シリコンの膜を用いる。そ
の多結晶シリコン中に抵抗負荷が形成される。メ
モリは32KビツトのSRAMで構成できる。
SRAMの各セルは、多結晶シリコン膜内に形成
されるゲートを有するトランジスタより成る。ト
ランジスタのゲートと抵抗負荷は同じ多結晶シリ
コン膜内に、または異なる多結晶シリコン膜内に
形成できる。 抵抗負荷SRAMはそれが形成されているシリ
コン材料内に入りこむ電気的ノイズから妨害を受
けやすく、また、存在することがある少数キヤリ
ヤにより内蔵データがつぶされることが起り得
る。チツプ上の他の回路により発生されるノイズ
と、チツプ上の他の回路から注入された少数キヤ
リヤとからSRAMを遮へいするために、SRAM
は第１７図に示すようにシリコンの電気的に分離
された領域に形成される。ｎチヤネル基板３００
に別々のｐ形井戸３０１，３０２が形成される。
RAMセルが、RAMアレイをｐ形井戸３０１の
内部に配置することにより、他の回路および関連
する基板ノイズから分離される。これにより
RAMセルは、井戸と基準の間の電位障壁により
基板中に発生された少数キヤリヤから分離され、
井戸の中で発生された少数キヤリヤは基板中に集
められる確率が高い。第１７図で、RAMアレイ
はｐ形の井戸３０１の中に配置されたｎチヤネ
ル・アレイである。周辺回路のｎチヤネル・トラ
ンジスタを別のｐ形井戸３０２の中に入れること
により、それらのｎチヤネル・トランジスタは
RAMアレイから分離される。 この技術はMOSまたはｐ形井戸CMOS製造技
術と完全に両立する。ここで説明している例にお
いてはｐ形井戸のCMOSが用いられ、周辺回路
のどのｎチヤネル・トランジスタもｎ形基板の上
に置かれて、井戸と基板の間の電位障壁により
RAMアレイから分離される。メモリ・アレイを
含んでいる各井戸は接地金属により囲まれる。そ
の接地金属は高濃度にドープされたｐ形領域を介
して周囲のメモリ・アレイ井戸に接触する。メモ
リ・アレイ内には、各セル対ごとに、井戸を介し
て接地されるｐ計拡散領域が存在する。基板のバ
イアスは不要である。 シリコンチツプからの製品の歩留りを高くする
ためにメモリに冗長性が与えられる。メモリは行
デコーダと列デコーダによりそれぞれアクセスで
きる行と列に分けられる。正常な行と正常な列に
加えて、いくつかの冗長行と冗長列が設けられる
とともに、それら予備の行と列のために予備の行
デコーダと列デコーダが設けられる。予備の行デ
コーダと列デコーダは、試験中に欠陥のあること
がわかつた行または列を、たとえばレーザで開回
路にできるように、ヒユーズを含む。レーザによ
りヒユーズがとばされて、欠陥であることが判明
した列または行の検出器を動作不能とし、欠陥で
ある列または行のアドレスで予備の適切な列デコ
ーダまたは行デコーダをプログラミングすること
により、予備の列または行を使用可能な位置に置
くことができる。 ｎ形井戸CMOS製造技術を使用できるように
するために、以下に説明する別の分離技術を採用
できる。第１８図を参照して、抵抗抗率のｐ形基
板４０５の上に高抵抗率のｐ形エピタキシヤル層
が形成される。 セルアレイはこのエピタキシヤル層の領域４０
１の中に形成され、高濃度に拡散されたｎ形井戸
４０２により完全に囲まれる。領域４０３内の他
の回路により発生された少数キヤリヤはｎ形井戸
４０２へひき寄せられ、そこで無害な多数キヤリ
ヤになり、または高濃度にドープされているｐ形
基板４０５において再結合する。ｐチヤネル・ト
ランジスタがｎ形井戸４０４の中に置かれ、そこ
で壁と基板の間の電位障壁により少数キヤリヤは
分離される。 付加事項 本発明は以上説明した実施例に限定されるもの
ではない。たとえば、第２図に示した直列リンク
は別々のプロセス・レジスタ４７を有するが、レ
ジスタ４７により与えられる機能は、RAM１９
内のメモリ場所により行うことができる。この場
合には、機能している直列リンクをCPUは識別
できなければならず、これは各直列リンクの各チ
ヤネルを第２図の同期ロジツクへ別々に接続する
ことにより達成できる。 １組のデータ・レジスタとバスのセツトが第３
図に示されており、ある場合には１台のマイクロ
コンピユータにそのようなセツトを含ませること
が望ましく、または１台のマイクロコンピユータ
に２つのCPUを有することも望ましいことがあ
る。 オペランドの長さを変えるためにpfixとnfixの
機能を用いる前記原理は任意の語長のマイクロコ
ンピユータに応用できる。本発明は、16ビツト語
で動作するマシンに限定されるのでもなければ、
16ビツト・オペランド・レジスタに限定されるの
でもなく、たとえば、８ビツトあるいは８ビツト
の整数倍の語長を有するプロセツサはそれらの命
令を使用できる。本発明は32ビツト語マイクロコ
ンピユータにとくに応用できる。 CPUは、ＡレジスタとＢレジスタに加えて、
CREGまたはDREGのような別のレジスタを評価
スタツク内に含むことができる。そうすると、付
加レジスタを使用できるようにある機能とオペレ
ーシヨンを変更できる。たとえば、 Areg：＝BregをSEQ Areg：＝Breg Breg：＝Creg Creg：＝Dreg により置き換えることができる。 Breg：＝AregをSEQ Dreg：＝Creg Creg：＝Breg Breg：＝Areg で置き換えることができる。 もちろん、他の機能またはオペレーシヨンを付
加して余分のレジスタを利用できるようにするこ
ともできる。第３図を参照して説明した実施例は
ＡレジスタとＢレジスタのみを含んでいるが、本
発明の好適な実施例においては、スタツク内に３
個のレジスタが用いられる。 以上の説明において、機能セツトは、間接機能
“operate”の使用により選択できるオペレーシヨ
ンの拡張可能なリストが続く複数の機能を機能セ
ツトはリストにまとめる。あらゆる場合に、それ
らの機能とオペレーシヨンは、マイクロコンピユ
ータを動作させるために有用な命令のフオームと
考えられることができる。しかし、第５図に示さ
れているような固定フオーマツトの「命令」に対
して述べた利点を得るために、機能とオペレーシ
ヨンとのセツトを主機能（直接機能と、プレフイ
クシング機能と、間接機能とより成る）セツト
と、二次命令（間接機能の使用により選択できる
オペレーシヨンより成る）のセツトと考えること
ができる。効率を最高にするために、最も一般的
に使用される主命令は、第５図に示されている命
令フオーマツトの４ビツトだけを必要とし、した
がつて、オペランド・レジスタ６５にロードさせ
るために使用でき、かつ命令のためのオペランド
として使用される。一般的に用いられる度合の低
い第２の命令に対しては、求められた命令を識別
するために第５図に示されている全部で８ビツト
の命令フオーマツトを必要とする。したがつて、
第５図に示されている固定フオーマツト命令によ
りデータに第２の命令を伴うことはできず、した
がつて、第２の命令はオペランド・レジスタ６５
以外のレジスタに保持されているデータで動作す
る。 第４図に示す命令フオーマツトは半分に分けら
れた８ビツトを含むが、他のビツト長を使用でき
ること、機能とデータに分けても２つの部分のビ
ツト長が必ずしも等しくなるものではないことが
わかるであろう。 以上説明した本発明は、マイクロコンピユータ
の効率とスループツトを劇的に向上させる組合せ
を提供するものである。一定フオーマツトの命令
を用い、最もよく用いられる機能は直接利用で
き、かつ他の機能は間接的に利用できるような機
能セツトを有し、プロセスの間の通信とプロセス
間の同期のために構成し、マイクロコンピユータ
間の点−点通信を行えるようにし、各マイクロコ
ンピユータのチツプと同じチツプ上にメモリを設
けることにより、本発明の種々の面によるマイク
ロコンピユータは１秒間に1000万個の命令を処理
する速度を達成できる。わずかに約25.4×50.8cm
（10×20インチ）のボードに納められるアレイが
1000万命令／秒の速度を達成できるのである。
OCCAM（商標）を用いるTransputer（商標）マ
イクロコンピユータ・アレイは、たとえば
PASCALを用いるモトローラ（Motorola）
68000より２桁も高速である。OCCAMでプログ
ラムされた１台のTransputerは、PASCALを用
いる１台の68000マイクロコンピユータより約２
〜３倍速い。先行技術においては、マイクロコン
ピユータがアレイ状に加え合わされると、性能の
向上率はプロセツサ数の増加とともにしだいに低
下するが、本発明のマイクロコンピユータを用い
ると、性能はプロセツサの数に比例して向上す
る。このように、本発明は先行技術よりも性能を
劇的に向上させることがわかるであろう。

【図面の簡単な説明】

第１図は本発明のマイクロコンピユータの主な
特徴を示すブロツク図、第２図は第１図に示すい
くつかの部品、とくにメモリと、外部通信用の直
列リンクの詳しいブロツク図、第３図は中央処理
装置のレジスタとデータ路および演算論理装置、
ならびに中央処理装置とマイクロコンピユータの
他のユニツトの間のインタフエイスをとくに示す
詳しいブロツク図、第４図はメモリ内の作業域の
使用を示す略図、第５図はこのマイクロコンピユ
ータで使用される命令のフオームを示す略図、第
６図は複数のタイミング制御信号の相対的なタイ
ミング波形図、第７図はタイミング制御信号発生
の様子を示すブロツク図、第８図は第１〜３図の
マイクロコンピユータの可変長オペランドによる
動作を示すブロツク図、第９図ａ〜ｅは同じマイ
クロコンピユータにより実行される２つのプロセ
スの間の２語チヤネルを用いる通信の１つのやり
方における引き続くオペレーシヨンを示す略図、
第１０図は１台のマイクロコンピユータにおける
２つの通信プロセスのオペレーシヨンを示す図、
第１１図は２台のマイクロコンピユータの間の直
列リンク接続の詳細を含む、相互に接続されたマ
イクロコンピユータのネツトワーク図、第１２図
は異なるマイクロコンピユータで実行される２つ
のプロセスの間の直列リンクを介する通信を行う
ための一連のオペレーシヨンを示す略図、第１３
ａ，１３ｂ図は２台のマイクロコンピユータの間
の直列リンクを介する通信のためのデータ・パケ
ツトと確認応答パケツトのフオーマツト図、第１
４図は相互に接続された２台のマイクロコンピユ
ータにおける第１０図の同じ２つの通信プロセス
の動作を示すブロツク図、第１５図は１つの出力
直列リンクの論理図、第１６図は１つの入力直列
リンクの論理図、第１７図は第１図のマイクロコ
ンピユータに使用できるチツプの構造図、第１８
図は第１図のマイクロコンピユータに使用できる
別のチツプ構造図である。 １０……同期ロジツク、１２……CPU、１３，
２０……ROM、１４……メモリ・インタフエイ
ス、１５……インタフエイス制御ロジツク、１９
……RAM、２３…外部メモリ・インタフエイ
ス、２５……直列リンク、４７……プロセス・レ
ジスタ、４８……データ・レジスタ、５０……制
御ロジツク、５６……レジスタバス制御スイツ
チ、６４……デコーダ、１５４〜１５７……遅延
器、１９３……アドレス・デコーダ、２８２……
出力制御状態マシン、２８……ビツト・カウン
タ。

Claims (1)

1. 【特許請求の範囲】 １ メモリとプロセツサとを備え、前記プロセツ
   サによつて逐次実行するための複数の命令より成
   るプログラムに応答するマイクロコンピユータで
   あつて、各命令は機能ビツトを有する部分と非機
   能ビツトを有する別な部分とを備え、前記機能ビ
   ツトは１組の選択可能な機能のうちの１つを指定
   するビツトであり、 前記プロセツサは、 (a) 命令によつて与えられるデータを保持するた
   めのデータ保持器と、 (b) データ転送のために用いられるデータ転送器
   と、 (c) 各命令を受けるために前記データ転送器に接
   続されたデータ受信器と、 (d) 前記データ保持器、前記データ転送器、およ
   び前記データ受信器に接続された制御器と、 を備え、 前記１組の機能は、１つのプリフイクシング機
   能と他の機能とを含み、前記制御器は、前記プリ
   フイクシング機能を指定する命令に応答して、前
   記命令の前記非機能部分を前記データ保持器内の
   第１の重みをもつた位置にロードし、かつ、前記
   制御器は、別な機能を指定する命令に応答して、
   前記命令の前記非機能部分を前記データ保持器内
   の前記第１の重みをもつた位置とは異なつた第２
   の重みをもつた位置にロードし、別々の命令から
   得た値の連結を可能とし可変ビツト長の値を累積
   させることを特徴とするマイクロコンピユータ。 ２ 特許請求の範囲第１項に記載のマイクロコン
   ピユータであつて、制御器が、１つの命令の非機
   能部分を前記データ保持器内の第１のビツト位置
   セツトにロードし、かつ、プリフイクシング機能
   に応答して前記第１のビツト位置セツトの内容を
   異なつた重みをもつた第２のビツト位置セツトに
   転送するように構成され、後続する命令に関連し
   て新たに発生した値を前記第１のビツト位置セツ
   トに付加することを可能としたことを特徴とする
   特許請求の範囲第１項記載のマイクロコンピユー
   タ。 ３ 可変長パラメータの発生を可能とするマイク
   ロコンピユータの動作方法であつて、 それぞれ機能部分と非機能部分とを有する第１
   の種類の命令を与える過程と、前記第１の種類の
   各命令に対して前記機能部分を複号して第１の群
   の機能のどの機能を実行するかを決定する過程
   と、前記命令の前記非機能部分を前記第１の種類
   の命令に適用し、前記第１の群の前記決定された
   機能を実行する過程と、有し、 (1) 機能部分と非機能部分とを有する第２の種類
   の命令を与える過程と、 (2) 前記第２の種類の命令の前記機能部分を復号
   し、これに応答して、前記第２の種類の前記命
   令の非機能部分を異なる重みの位置に配置し、
   別な命令の非機能部分との連結を可能にする過
   程と、 (3) 前記第２の種類の最初の命令と前記第１の種
   類の最後の命令とを有する命令シーケンスを実
   行し、前記シーケンス内の命令の非機能部分を
   連結することによつて連結したパラメータを形
   成し、前記連結したパラメータを用いて前記最
   後の命令を実行する過程と、 を備えることを特徴とするマイクロコンピユータ
   の動作方法。 ４ 可変長パラメータの発生を可能とするマイク
   ロコンピユータの動作方法であつて、 それぞれ機能部分と非機能部分とを有する第１
   の種類の命令を与える過程と、前記第１の種類の
   各命令に対して前記機能部分を復号して第１の群
   の機能のどの機能を実行するかを決定する過程
   と、前記命令の前記非機能部分を前記第１の種類
   の命令に適用し、前記第１の群の前記決定された
   機能を実行する過程と、を有し、 (1) 機能部分と非機能部分とを有する第２の種類
   の命令を与える過程と、 (2) 前記第２の種類の命令の前記機能部分を復号
   し、これに応答して、前記第２の種類の前記命
   令の非機能部分を異なる重みの位置に配置し、
   別な命令の非機能部分との連結を可能にする過
   程と、 (3) 前記第２の種類の最初の命令と前記第１の種
   類の最後の命令とを有する命令シーケンスを実
   行し、前記シーケンス内の命令の非機能部分を
   連結することによつて連結したパラメータを形
   成し、前記連結したパラメータを用いて前記最
   後の命令を実行する過程と、 を備え、 前記第２の種類の命令の連続に応答して、その
   間に前記第１の種類の命令を一切受けとることな
   く、前記第２の種類の複数の命令の非機能部分お
   よび前記第１の種類の命令の非機能部分の多重連
   結を形成する過程を更に備えることを特徴とする
   マイクロコンピユータの動作方法。 ５ 可変長パラメータの発生を可能とするマイク
   ロコンピユータの動作方法であつて、 それぞれ機能部分と非機能部分とを有する第１
   の種類の命令を与える過程と、前記第１の種類の
   各命令に対して前記機能部分を復号して第１の群
   の機能のどの機能を実行するかを決定する過程
   と、前記命令の前記非機能部分を前記第１の種類
   の命令に適用し、前記第１の群の前記決定された
   機能を実行する過程と、有し、 (1) 機能部分と非機能部分とを有する第２の種類
   の命令を与える過程と、 (2) 前記第２の種類の命令の前記機能部分を複合
   し、これに応答して、前記第２の種類の前記命
   令の非機能部分を異なる重みの位置に配置し、
   別な命令の非機能部分との連結を可能にする過
   程と、 (3) 前記第２の種類の最初の命令と前記第１の種
   類の最後の命令とを有する命令シーケンスを実
   行し、前記シーケンス内の命令の非機能部分を
   連結することによつて連結したパラメータを形
   成し、前記連結したパラメータを用いて前記最
   後の命令を実行する過程と、 を備え、 第１および第２の部分を有する第３の種類の命
   令を与える過程と、 前記第２の部分がオペランドでなく、またオペ
   ランドが得られる位置を示したアドレスでもない
   ことを示すように前記第１の部分をデコードし、
   前記第３の種類の命令の一部を構成しないデータ
   についてシステムにより実行されるべき、オペレ
   ーシヨンを決定するために前記第２の部分を用い
   る過程と、を更に備えることを特徴とするマイク
   ロコンピユータの動作方法。