JP2509453B2 - マイクロコンピュ―タにおけるオンチップおよびオフチッププロセス間通信を選択する方法ならびにマイクロコンピュ―タ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
を含むコンピュータに関するものである。

【０００２】

【従来の技術および発明が解決しようとする課題】マイ
クロコンピュータは一般にプロセスとメモリを備え、内
蔵されているプログラムから得られる一連の命令に従っ
て動作できる。命令には１組の選択可能な機能から選択
されたいわゆる「機能」が含まれ、その命令に応答して
プロセッサにより実行される動作を定める。プロセッサ
は種々のプロセスの間でメッセージを通信したいことが
ある。同じマイクロコンピュータのプロセスの間および
種々のマイクロコンピュータの間で迅速かつ満足できる
通信を行うのにこれまでは困難が生じていた。更に、プ
ロセッサがそれの時間を複数の並行プロセスの間に分割
使用できるようにプロセスのスケジューリングと脱スケ
ジューリングにおいて困難が生ずる。

【０００３】本発明の目的は、種々のプロセスの間での
メッセージ同期化とともに効果的なプロセス・スケジュ
ーリングが行なわれるような改良したマイクロコンピュ
ータネットワークにおける通信方法を提供することであ
る。

【０００４】本発明の別の目的は、同じマイクロコンピ
ュータにより実行される並行プロセスの間でそのような
メモリ同期化を行える改良したマイクロコンピュータを
提供することである。

【０００５】

【課題を解決するための手段】上記目的達成のため、本
発明では、請求項１記載の、複数の相互結合されたチッ
プを有するマイクロコンピュータネットワークにおける
オンチップおよびオフチッププロセス間通信を選択する
方法であって、同一チップ上の二つのプロセス間で同期
化された通信を行うように構成されかつアドレス可能で
ある第１の形式に少なくとも一つのチャネル、および同
期化されたオフチップ通信を行う異なるチップ上の第２
の形式の他のチャネルに結合されるように構成されかつ
アドレス可能な少なくとも一つのチャネルを有する単一
マイクロプロセッサ上の複数の同時プロセスを実行し、
さらに、前記第１の形式のチャネルをアドレスする通信
命令を含む第１の命令シーケンスを実行し、かつ前記第
２の形式のチャネルをアドレスする同一通信命令を含む
第２の命令シーケンスを実行する方法において、前記第
１および第２の命令シーケンスが、同一であって、各々
同一の通信インストラクションを用い、かつオンチップ
またはオフチップ通信を行うか否かによって選択される
チャネルアドレスのみが異なることを特徴とする、オン
チップおよびオフチッププロセス間通信を選択する方
法、請求項２記載の、請求項１記載の方法において、各
プロセッサにより実行される現在のプロセスを指示し、
前記第１および第２の形式のチャネルを介してプロセス
対間のメッセージ伝送を行い、各プロセッサは、通信イ
ンストラクションに応答して現在プロセスの実行を停止
し、次のプロセスに現在プロセスを指示させ、前記プロ
セッサは、複数の同時プロセス間のプロセス時間を共有
し、かつ同時プロセス間のメッセージ伝送を行うように
スケジュールを決め、一対の通信プロセスを同期化する
方法、および請求項３記載の、メモリー、プロセッサ、
および前記プロセッサによる順次実行のための複数の命
令に応じて複数の同時プロセスを実行するように構成さ
れた一つの集積回路上の複数の通信チャネルとをそな
え、集積回路装置のネットワークに使用されるマイクロ
コンピュータであって、前記通信チャネルが、（１）同
一集積回路上で二つの前記プロセス間の同期化された通
信を行うように構成されアドレス可能な第１の形式の少
なくとも一つのチャネルと、（２）前記一つおよび前記
異なる集積回路上のプロセス間の同期化された通信を行
うために異なる集積回路装置上の前記第２の形式の他の
チャネルに結合されるように構成されかつアドレス可能
な第２の形式の少なくとも一つのチャネルとをそなえた
マイクロコンピュータにおいて、前記マイクロコンピュ
ータは、前記第１形式または第２形式のチャネルのアド
レスを選択的に指示するための共通通信命令を含む命令
の組を有し、前記命令によって指示されるチャネルアド
レスの選択のみが異なるオンチップまたはオフチップ通
信を行う前記通信命令を含む命令の共通シーケンスを行
わせるようにした、ことを特徴とするマイクロコンピュ
ータ、を提供するものである。

【０００６】マイクロコンピュータという用語は、一般
に集積回路装置をベースとする小型コンピュータを指す
ものであるが、そのコンピュータがどれだけ小型である
かについての限界はないことがわかるであろう。

【０００７】この明細書で説明するマイクロコンピュー
タはTransputer（インモス・インターナショナル（Inmo
s International ）plc の商標）の例であって、このTr
ansputerはプロセッサとメモリ、および外部との通信を
行うためのリンクを含む１つのシリコンチップを備えて
いる。このマイクロコンピュータは複数の処理を並行し
て実行できるとともに、スケジューリングと、同じチッ
プ上のプロセスの間または異なるチップ上のプロセスの
間の通信を行うことができる。各マイクロコンピュータ
はプロセッサが設けられているチップと同じチップ上
に、プログラム可能なＲＡＭの形のＫバイト・メモリを
少なくとも１つ有し、プロセッサはチップのメモリ中の
プログラムに従うことができる。このマイクロコンピュ
ータは複数の通信リンク、ここでは直列リンクと呼ぶ、
を有する。この直列リンクにより、相互に接続されてい
るマイクロコンピュータのネットワークにマイクロコン
ピュータを接続して、任意の１台のマイクロコンピュー
タをネットワークのためのビルディング・ブロックとし
て使用できるようにすることができる。任意の２台のマ
イクロコンピュータの間の通信は１本または２本の特定
のピンの間の接続を行う直列リンクにより行われる。各
接続によりただ２台のマイクロコンピュータが相互に接
続される。各リンクは他のマイクロコンピュータまたは
どの外部メモリとも共用されない。このマイクロコンピ
ュータには、ネットワーク内のマイクロコンピュータの
間のデータ伝送において同期をとるための手段が設けら
れ、２台のマイクロコンピュータの間のリンクを介する
通信を受信マイクロコンピュータまたは送信マイクロコ
ンピュータにより開始できるようにする。

【０００８】このマイクロコンピュータは、それぞれ２
つの部分よりなる複数の順次命令を有するプログラムを
含む。１つの部分は命令の機能を表し、他の部分はオペ
ランド・レジスタにロードされるデータを表す。このよ
うにして、各命令の機能部分のビット長は、プロセッサ
の語長とは無関係に同じであり、また、プロセッサの語
長とは無関係に機能のフォーマットと機能ビット長の一
様性が達成される。このマイクロコンピュータの別の重
要な特徴は、それの動作が簡単で効率的な機能セットを
用いて行われることである。その機能セットは最少数の
オペランド・レジスタよりなる。その機能セットは、オ
ペランド・レジスタの内容を基にしてプロセッサを動作
させる直接機能を含む。好適な構成においては、マイク
ロコンピュータは１つの間接機能と２つのプレフィクシ
ング機能も含む。間接機能を用いることにより、データ
レジスタの数を増加させず、かつデータレジスタを大型
にすることなしに、オペレーションを実行するために多
数のプロセッサ・オペレーションを使用できる。更に、
プレフィクシング機能を用いることにより可変長オペラ
ンドが得られる。

【０００９】この例のマイクロコンピュータを使用する
ことにより、いくつかのマイクロコンピュータを相互に
結合することによって求められている任意のマイクロコ
ンピュータを形成でき、そのようにして形成されたネッ
トワークは任意の１台のマイクロコンピュータと同様に
動作する。

【００１０】

【実施例】構造についての全体的な説明 本発明のマイクロコンピュータの主な要素が、ｐ形井戸
相補ＭＯＳ技術を用いて１枚のシリコンチップ１１の上
に形成されている様子が図１に示されている。これにつ
いては図１７を参照して後で詳しく説明する。チップ上
の部品は図１に長方形で示されているが、それらの長方
形は部品の相対的な寸法と位置を示すものではないこと
がわかるであろう。チップ上には中間処理装置（ＣＰ
Ｕ）１２が設けられる。このＣＰＵ１２は読出し専用メ
モリ（ＲＯＭ）１３を含む。ＣＰＵ１２はメモリ・イン
タフェイス１４を含む。このメモリ・インタフェイス１
４はインタフェイス制御ロジック１５により制御され
る。ＣＰＵ１２は演算論理ユニット（ＡＬＵ）と、レジ
スタと、データ路とを含む。これについては図３を参照
して説明する。ＣＰＵ１２とメモリ・インタフェイス１
４はバス１６に接続される。このバス１６はチップ１１
上の要素を相互に接続する。サービス装置１７に複数の
入力ピン１８が設けられる。入力ピン１８には零Ｖ電源
ピンと、５Ｖ電源ピンと、マイクロコンピュータを定め
られた状態にリセットするためのリセットピンと、クロ
ックピン２８とが含まれる。このマイクロコンピュータ
には十分な数のメモリがチップ１１上に設けられる。そ
れらのメモリはランダム・アクセス・メモリ（ＲＡＭ）
１９とＲＯＭ２０により表されている。チップに設ける
メモリの数は１Ｋバイト以下であってはならない。とい
うのは、外部メモリを使用することなしにプロセッサ１
２を動作させることができるのに十分なメモリ容量を必
要とするからできる。チップ上のメモリの容量はなるべ
く少なくとも４Ｋバイトにする。チップ上のＲＡＭとＲ
ＯＭの間の区分は、マイクロコンピュータに対する特定
の要求に適合するように選択できる。このメモリは冗長
領域２１も含む（冗長領域は米国特許第４３４６４５９
号明細書、米国特許出願第１９４６１３号または米国特
許出願第８２３１０５５号に開示されているようなもの
で構成できる）。この冗長領域２１は、メモリ１９また
は２０の欠陥のある領域の代りに用いるために、図示の
ようにヒューズにより選択的に接続できる列と行を有
し、それにより満足に使用されるチップの歩留りを高く
する。このマイクロコンピュータの動作にはピン２８か
らのクロックパルスに応答するタイミング制御が含まれ
る。外部メモリ・インタフェイス２３が設けられる。こ
の外部メモリ・インタフェイス２３はピン２４を介して
外部メモリ（図示せず）に接続される。ネットワークを
形成するようにマイクロコンピュータを他の類似のマイ
クロコンピュータへ結合できるようにするために、複数
の（図示の例では４）直列リンク２５が設けられる。各
直列リンク２５は入力ピン２６と出力ピン２７を有す
る。各ピンは、別のマイクロコンピュータの対応する出
力ピンと入力ピンに対する単一のピン−ピン接続を形成
するために使用できる。各直列リンクはプロセス・スケ
ジューリング・ロジックを構成する同期論理ユニット１
０に接続される。図には４つの直列リンク１５が示され
ているが、１つのネットワークを形成するために３つの
リンクまたは２つのリンクを使用できる。ただし、でき
れば少なくとも６つ、たとえば７つのリンクを用いるよ
うにする。それらのリンクは希望する任意のアレイで完
全に相互接続できるように設けられる。

【００１１】チップメモリ、通信チャネルおよびリンク
の使用についての全体的な説明 図２はマイクロコンピュータのいくつかの要素を詳しく
示すもので、とくにチップ上におけるメモリの使用を示
すものである。このマイクロコンピュータは同じチップ
上で複数のプロセスを並行して実行するために使用で
き、図２には３つの並行プロセスのオペレーションが示
されている。メモリはプログラム３０を格納するために
使用される。そのプログラム３０はＲＯＭ２０またはＲ
ＡＭ１９に格納できる。ここで説明している例では、マ
イクロコンピュータは１０ビット語のデバイスである
が、他の語長も使用できる。プログラム３０は一連の命
令で構成される。ここで説明している例では各命令の長
さは８ビットで、プロセッサの語長が１６ビット以外の
ものであっても、この命令の語長は変らない。各命令の
フォーマットは図５に示すようなものであって、上位の
４ビットは命令の機能を表し、下位４ビットはデータを
表す。プログラム３０は各命令の指定された部分に保持
されるもの以外のデータは含まない。プロセッサが各機
能に応答するやり方と、データを取り扱うやり方は機能
セットから選択されたある特定の機能に依存するが、各
命令の機能部とデータ部のフォーマットは常に同じであ
る。メモリはデータ３１も格納する。そのデータ３１は
ＲＯＭ２０またはＲＡＭ１９に格納できる。

【００１２】このマイクロコンピュータはいくつかのプ
ロセスを時分解式にいっしょに実行する。いっしょに実
行されるプロセスは並行プロセスと呼ばれる。任意の時
刻にはマイクロコンピュータによりただ１つのプロセス
が実際に実行される。このプロセスは並行プロセスと呼
ばれる。マイクロコンピュータにより実行される各並行
プロセスは、プロセスにより取り扱われるローカル変数
と一時的な値を保持するための作業域と呼ばれるメモリ
の領域を使用する。各作業域の第１のローカル変数のア
ドレスは作業域ポインタ（ＷＰＴＲ）により示される。
同様に、各並行プロセスに対して、特定のプロセスに関
連するプログラム中の一連の命令からの次に実行すべき
命令を指示するために命令ポインタ（ＩＰＴＲ）が用い
られる。図２において、プロセス１に対する作業域が参
照番号３２で示され、プロセス２，３に対する対応する
作業域が参照番号３３，３４で示されている。各作業域
は複数のアドレス可能な語場所により成り、実行を待っ
ているプロセスの表上で次に実行するプロセスの作業域
ポインタ（ＷＰＴＲ）を格納するために各作業域の１つ
の語場所が用いられる。このようにして、実行すべきプ
ロセスのための一連の作業域に対するポインタを含むメ
モリ内に結合されたリストが形成される。プロセッサが
プロセス１で動作しており（図２参照）、しばらくの間
そのプロセスの実行を停止することを指令される点に達
したとすると、ＣＰＵ１２は次のプロセスたとえばプロ
セス２での動作を開始する。そのプロセッサは、メモリ
内の場所３５における作業域ポインタを読出すことによ
り、前記次のプロセスへ導かれる。好適な実施例におい
ては、任意のプロセスのための作業域ポインタと、結合
されているリスト上の次のプロセスの作業域ポインタの
アドレスとの間に既知の関係があるから、結合されてい
るリストの次の部分は現在のプロセスの作業域から容易
に得ることができる。各プロセス作業域に対して、別の
語場所３６がプロセスのための命令ポインタ（ＩＰＴ
Ｒ）を格納する。図２には３つのプロセスだけのための
作業域が示されているが、並行して実行するプロセスの
数に応じて作業域の数を変えることがわかるであろう。

【００１３】同じマイクロコンピュータにより異なるプ
ロセスの間の通信を行えるようにするために、メモリの
ＲＡＭ部１９に複数の通信チャネル４０，４１，４２，
４３が設けられる。この例では各通信チャネルはメモリ
内の２つの語場所より成り、１つの語場所は通信チャネ
ルを使用することを希望するプロセスを識別するために
用いられ、他の１つの語場所がチャネルを介して通信す
べきデータを保持するために用いられる。それらのチャ
ネルの動作については図９ａ〜９ｅを参照して説明す
る。図２は１つの直列リンク２５の構成も詳しく示すも
のである。図示のように、リンク２５は２つのチャネル
４５，４６を含み、各チャネルは一方向通信チャネルを
構成する。この場合にはチャネル４５は入力チャネルと
して用いられ、チャネル４６は出力チャネルとして用い
られる。各チャネルは、各チャネル４０〜４３の２語場
所に類似するやり方でアドレスできる２つのレジスタよ
りなる。それら２つのレジスタは、通信に含まれるプロ
セスを示すために用いられるプロセス・レジスタ４７
と、送るべきデータを保持するためのデータ・レジスタ
４８とよりなる。入力チャネル内のデータ・レジスタ３
８はピン２６に接続され、出力チャネル内のデータ・レ
ジスタ４８はピン２７に接続される。レジスタ４７，４
８の動作は、同期ユニット１０に結合されている制御ロ
ジック５０により制御される。直列リンクと、制御ロジ
ック５０と、同期論理ユニット１０との動作については
図１２〜１６を参照して詳しく説明する。

【００１４】メモリのＲＡＭ部１９は作業域３２〜３４
および通信チャネル４０〜４３を得るために用いられ、
かつ要求によりプログラムとデータを保持するためにも
使用できる。ＲＯＭ２０は、たとえば高レベル・プログ
ラミング言語のインタプリタを保持するため、または標
準オペレーションのためのルック・アップ表の格納のよ
うな種々の目的に使用できるとともに、マイクロコンピ
ュータが特定の目的に用いられる周辺装置のための制御
プログラムを保持するために使用できる。

【００１５】ＣＰＵデータ路およびレジスタ 次に、図３を参照してＣＰＵ１２と、それの動作を詳し
く説明する。

【００１６】ＣＰＵ１２は演算論理装置（ＡＬＵ）５５
と、３本のデータバスであるＸバス、Ｙバス、Ｚバスに
接続される服すのデータ・レジスタとを含む。それらの
レジスタの動作と、バスとの相互接続は複数のスイッチ
５６により制御される。それらのスイッチはＲＯＭ１３
に含まれているマイクロ命令プログラムから得た信号に
より制御される。それらのスイッチはチップ構造と一体
に形成されるスイッチであることがわかるであろう。Ｃ
ＰＵとメモリ（１９，２０，２１）の間の通信は、メモ
リ・インタフェイス１４に接続されている一方向アドレ
ス路６１と、インタフェイス１４に接続されている双方
向データバス６２とを介して行われる。レジスタと、バ
ス６１，６２と、バスＸ，Ｙ，Ｚは図３に示すように接
続される。それらのレジスタは次のようなものである。

【００１７】 略 語 レ ジ ス タ ＭＡＤＤＲ 求められるメモリ場所のアドレスを含むメモリ・アドレス ・レジスタ６０。 ＩＢ 図５に示すフォーマットのメモリ命令から順次受けるため の命令バッファ６３。 ＯＲＥＧＴＲ 命令バッファ６３中の命令から得たデータを受けるオペラ ンド・レジスタ６５。 ＩＰＴＲ ＲＥＧ 現在のプロセスの命令ポインタを保持するオペランド。レ ジスタ６７。 ＤＡＴＡ ＯＵＴ データバス６２を介してデータをメモリへ供給するための レジスタ７０。 ＡＲＥＧＴＲ ＡＬＵ５５のためのオペランドを保持する第１のＡレジス タ７１。 ＢＲＥＧＴＲ ＡＬＵ５５のためのオペランドを保持するための、ＡＥＧ とのスタックとして構成される第２のＢレジスタ７２。 ＷＰＴＲ ＲＥＧ 現在のプロセスの作業域ポインタ（ＷＰＴＲ）を保持する ためのレジスタ７３。 ＬＰＴＲ ＲＥＧ 実行されることを待っているプロセスのリスト上の最後の プロセスの作業域へのポインタを保持するレジスタ７４。

【００１８】図３に示されているように、インクリメン
タ６６とバイト・アライナ６９も設けられる。

【００１９】データバス６２には、データバス線６２を
プレチャージするように動作できるスイッチ７５が設け
られる。ＸバスとＹバスをプレチャージするために動作
できる同様なスイッチ７６，７７がそれぞれＸバス、Ｙ
バスに設けられる。ＸバスとＹバス上の信号をマージさ
せるように動作する別のスイッチ７８がＸバスとＹバス
の間に設けられる。

【００２０】演算論理装置（ＡＬＵ）５５はＸバスとＹ
バスから入力を受け、Ｚバスへ出力するように構成され
る。ＡＬＵ５５は、データ路の動作をＡＬＵ５５の出力
に依存して制御するように、出力８を条件マルチプレク
サ９を介してマイクロ命令プログラムＲＯＭ１３へ与え
る。

【００２１】命令バッファ６３は一連の８ビット語（こ
こでは命令と呼んでいる）を、メモリ（１９，２０，２
１）からインタフェイス１４とバス６２を介して受ける
ように構成される。各８ビット語は２つの部分より成
り、図５に示すようなフォーマットを有する。１つの部
分は後で説明する機能セットから選択される「機能」を
表し、他の部分はデータを表す。命令バッファ６３は出
力をデコーダ６４へ与える。このデコーダは命令を機能
部分とデータ部分に分ける。データ部分はオペランド・
レジスタにロードされ、機能部分は復号されてマイクロ
命令レジスタ（ＭＩＲ）８０へアドレスを与える。選択
された機能とは無関係に、全ての命令に対して同じ手続
がとられる。命令バッファ６３により受けられた各命令
はＭＩＲ８０にアドレスをロードする。そのアドレスは
ＲＯＭ１３内のマイクロ命令プログラムに、スイッチ５
６とインタフェイス制御ロジック１５を制御する１つま
たはそれ以上のマイクロ命令を実行させて、マイクロ命
令の各シーケンスの終りにレジスタと、制御ロジック１
５と、その命令中の選択された機能に対応する図３に示
されているデータ路とによりオペレーションが行われる
ようにする。マイクロ命令プログラムのオペレーション
については後で詳しく説明する。

【００２２】命令バッファ６とマイクロ命令レジスタ８
０を除き、図３に示す全てのレジスタは１６ビット・レ
ジスタである。プロセッサが１６ビット語プロセッサで
あるこの例においては、各命令が８ビット長であるから
プログラム中の各ビット語場所は２つの命令を含む。従
って、レジスタ６７に保持されている命令ポインタは、
２つの命令を含んでいるプログラム語場所から１つの命
令を識別するために、特定の８ビットバイトを指すこと
をできることが必要である。このような理由から、この
例ではプログラム３０（図２）がメモリ１９の下半分だ
けに書き込まれる。この例ではメモリは６４に語を有
し、メモリ場所のアドレスを１５ビットだけで表すこと
ができるから、プログラム３０は場所０〜３２７６７に
書き込まれる。そのために命令ポインタ中に別のビット
が残り、そのビットは、ある特定の命令を識別するため
には各語のアドレスにおける２バイトのどれが必要であ
るかを識別するために使用できる。マイクロ命令ＲＯＭ
１３は１２２語を含む。各語は６８ビットよりなる。Ｒ
ＯＭ１３の各列には６８ビットが含まれ、このＲＯＭが
いつでも６８個の出力信号を生ずるように構成される。
マイクロ命令プログラムのオペレーションについては後
で詳しく説明する。

【００２３】図３からわかるように、メモリ・インタフ
ェイスの状態を記録するために用いられる複数の１ビッ
ト状態ラッチがインタフェイス・ロジック制御器１５に
設けられる。実行ラッチと呼ばれるラッチ１１０が実行
すべき命令のソースを定める。ラッチ１１０が状態１を
有する時は命令のソースはメモリであるしこのメモリは
希望によってはインタフェイス２３を介して接続される
外部メモリとすることができる。ラッチ１１０が状態０
を有する時は、命令を外部ソースから受けることができ
るようにするために、命令のソースは直列リンク２５の
１つである。２つまたはそれ以上の連続する命令に対し
ては同じ直列リンク２５へ繰り返し行うことが必要なこ
とであるが、メモリから命令を取り出す場合には、各命
令ごとに命令ポインタＩＰＴＲが進められる。ＩＢラッ
チ１１２がＩＢレジスタ６３の状態を記録する。ＭＡＤ
ＤＲラッチ１１３がＭＡＤＤＲレジスタの状態を記録す
る。ＭＥＭ ＥＮＡＢＬＥラッチ１１４がメモリ・イン
タフェイスの状態を記録し、メモリ・インタフェイス１
４が占められている時は常に状態１を有する。メモリに
対して書き込み要求が行われたことをＷＲＩＴＥラッチ
１１５が記録する。また、バイト要求がメモリに対して
行われたことをＢＹＴＥラッチ１６が記録する。ＵＰＰ
ＥＲ／ＬＯＷＥＲラッチ１１７がバイト・アドレスの最
下位ビットを保持する。その最下位ビットは、Ａレジス
タの内容が１つの桁だけ右へ移動作せられた時に、Ａレ
ジスタ７１の最下位ビット位置からロードされる。機能セット 命令バッファ６３により受けられる命令の機能要素は、
マイクロコンピュータのための機能セットにより決定さ
れる。その機能セットは、プログラムを書く時に選択で
きる利用可能な機能のリストであり、それらの機能に対
してマイクロコンピュータは応答できる。

【００２４】機能セットには直接機能と、間接機能と、
プレフィクシング機能との３つの種類の機能がある。

【００２５】直接機能は、オペランド・レジスタ６５の
内容をデータとして用いる（他のレジスタの内容もデー
タとして使用できる）。

【００２６】間接機能は、オペランド・レジスタ６５以
外のレジスタ内のデータを用いて種々の「オペレーショ
ン」のうちの１つを選択するために、オペランド・レジ
スタ６５の内容を用いる。

【００２７】プレフィクシング機能は、オペランドをオ
ペランド・レジスタ６５に累積する。その機能セットは
次の通りである。

【００２８】 機 能 コード番号 略 記 号 名 称 直接機能 ０ １ｄｗ 作業域からのロード １ ｓｔｗ 作業域への格納 ２ １ｄｐｗ 作業域内へのロード・ポインタ ３ １ｄｗｉ 作業域からのロードおよびインクリメント ４ １ｄｖ ベクトルからのロード ５ ｓｔｖ ベクトルへの格納 ６ １ｄｌ リテラル・ロード ７ ａｄｌ リテラル加算 ８ ｊ 飛越し ９ ｊｎｚ 非零へ飛越し １０ ｌｄｐｃ コードへのポインタ・ロード １１ ｃａｌｌ プロシージャ呼び出し 間接機能 １３ ｏｐｒ オペレート プレフィクシング機能 １４ ｐｆｉｘ プレフィクス １５ ｎｐｆｉｘ ネガティブ・プレフィクス 間接機能を用いて行うことができるオペレーションは次
の通りである。

【００２９】 それらの機能とオペレーションについて説明する前に、
この明細書で用いる記法について述べることにする。Ｔ
ｒａｎｓｐｕｔｅｒマイクロコンピュータにはＯＣＣＡ
Ｍ（インモス・インターナショナル（Inmos Internatio
nal)ｐｌｃの商標）言語をなるべく用いるようにする。
このＯＣＣＡＭ言語は、１９８３年にインモス社（Inmo
s Limited)により英国において出版および配布された
「ＯＣＣＡＭプログラミング・マニュアル（Programmin
g Manual-OCCAM）」と題する小冊子と、雑誌エレクトロ
ニクス（Electronics)１９８２年１１月３日号所載の
「プロセス向き言語は分散処理の要求に適当である（Pr
ocess-Oriented Language Meets Demands of Distribut
ed Processing)」と題するテーラー（Taylor）およびウ
ィルソン（Wilson）の論文とに詳しく記載されている。
ＯＣＣＡＭ言語は並行処理にとくに良く適する。ここで
説明している本発明の好適な実施例は並行処理にとくに
適するから、この例にＯＣＣＡＭ言語を用いることは極
めて適切である。他言語は適切なコンパイラとともに使
用できる。実際の応用においては、プログラマはＯＣＣ
ＡＭ言語を用いてプログラムを書き、そのプログラムを
コンパイラが普通のやり方で特定の命令に変換する。し
かし、ここで説明するマイクロコンピュータの好適な実
施例内で起ることを示すために、命令中の機能とオペレ
ーションをＯＣＣＡＭ言語を用いて記述する余地があ
る。したがって、それらの機能とオペレーションおよび
使用の例の記述においては下記の記法を用いることにす
る。記 法 １． プロセスは開始され、いくかつの動作を実行して
から終る。各動作は割当、入力または出力とすることが
できる。割当は変数の値を変え、入力はチャネルから値
を受け、出力は値をチャネルへ送る。

【００３０】開始と終了の間の任意の時刻に、プロセス
は１つまたはそれ以上のチャネルで通信を行う用意がで
きるようにできる。各チャネルは２つの並行プロセスの
間で一方向接続を行う。それら２つの並行プロセスの一
方はチャネルへ出力するだけ、他方はチャネルから入力
するだけである。

【００３１】割当は記号「：＝」で示される。割当 ｖ：＝ｅ は変数ｖの値を式ｅの値にセットしてから終る。たとえ
ば、ｘ：＝０はｘを０にセットすること、ｘ：＝ｘ＋１
はｘの値を１だけ増加することを意味する。

【００３２】入力は記号「？」で示される。入力 ｃ？ｘ は、チャネル「ｃ」からある値を入力し、それを変数ｘ
に割当ててから終ることを意味する。入力 ｃ？ＡＮＹ は、チャネル「ｃ］からある値を入力し、その値を捨て
ることを意味する。

【００３３】出力は記号「！」により示される。出力 ｃ！ｅ は式ｅの値をチャネル「ｃ］へ出力し、それから終るこ
とを意味する。出力 ｃ！ＡＮＹ は、任意の値をチャネル「ｃ」へ出力することを意味す
る。

【００３４】プロセスＳＫＩＰは何の作用も行わずに終
了する。 ２． ＣＯＮＳＴＲＵＣＴ 順次ｃｏｎｓｔｒｕｃｔ、並列ｃｏｎｓｔｒｕｃｔ、条
件付ｃｏｎｓｔｒｕｃｔまたはオルターネイティブｃｏ
ｎｓｔｒｕｃｔを形成するためにいくつかのプロセスを
組合わせることができる。ｃｏｎｓｔｒｕｃｔ自体はプ
ロセスであって、別のｃｏｎｓｔｒｕｃｔの構成部とし
て使用できる。あるｃｏｎｓｔｒｕｃｔの各構成部プロ
セスは、それがそのｃｏｎｓｔｒｕｃｔの部分であるこ
とを示すために、左マージンから更に２つの空白をとっ
て書かれる。

【００３５】順次ｃｏｎｓｔｒｕｃｔは次のようにして
書かれる。

【００３６】 構成部プロセスＰ１，Ｐ２，Ｐ３…は互いに順次実行さ
れる。各構成部プロセスは１つが終ってから次が開始さ
れ、最後の構成部プロセスが終ってからｃｏｎｓｔｒｕ
ｃｔは終る。たとえば、 は、ある値を入力し、その値に１を加え、その結果を出
力する、ことを意味する。

【００３７】並列ｃｏｎｓｔｒｕｃｔは により表される。構成部プロセスＰ１，Ｐ２，Ｐ３…は
いっしょに実行されるから、並行プロセスと呼ばれる。
全ての構成部プロセスが終った後でｃｏｎｓｔｒｕｃｔ
は終了する。たとえば、 はｘへの入力と、ｙからａ出力をいっしょに行えるよう
にするものである。

【００３８】並行プロセスはチャネルを用いて通信す
る。チャネル「ｃ」からの入力と、同じチャネル「ｃ」
への出力がいっしょに実行されると、入力と出力を行え
る状態になった時に通信が行われる。値は出力プロセス
から入力並行プロセスへ割当てられ、それから両方の並
行プロセスの実行が継続される。

【００３９】 は、条件１が真であるならばプロセスＰ１が実行され、
さもなければ、条件２が真であればプロセスＰ２が実行
される…等であることを意味する。このｃｏｎｓｔｒｕ
ｃｔにおいてはただ１つのプロセスが実行され、実行後
にｃｏｎｓｔｒｕｃｔは終る。たとえば、 では、ｘの値が正である時だけｙが大きくなる。

【００４０】 は、入力１，２…のうちの１つの準備が整うまで待つこ
とを意味する。入力１が最初に準備が整ったとすると入
力１が実行され、それからプロセスＰ１が実行される。
同様に、入力２が最初に準備が整うと入力２が実行さ
れ、それからプロセスＰ２が実行される。すなわち、た
だ１つの入力が実行され、その後で対応するプロセスが
実行され、それからｃｏｎｓｔｒｕｃｔが終る。たとえ
ば、 では、いずれもチャネル「ｃｏｕｎｔ」から信号を入力
し、可変「ｃｏｕｎｔｅｒ」を１だけ増加し、あるいは
チャネル「ｔｏｔａｌ」から交互に入力し、可変「ｃｏ
ｕｎｔｅｒ」の現在の値を出力し、それを零リセットす
る。 ３． くり返し（REPETITION） これは、条件の値が偽となるまでプロセスＰをくり返し
実行する。たとえば、 は、ｘの値が５以下になるまでｘを５ずつ減少すること
である。 ４． ＶＡＲＩＡＢＬＥＳ ｖａｒｉａｂｌｅは記憶装置内の１つの語に対応する簡
単な変化、またはベクトルと呼ばれるｖａｒｉａｂｌｅ
の番号をつけられたセットの１つである。たとえば、ｖ
〔３〕：＝０はベクトルｖ内の３番のｖａｒｉａｂｌｅ
の値を０にセットし、ｖ

〔０〕＋１は０番のｖａｒｉａ
ｂｌｅの値を１だけ増加する。

【００４１】ｖａｒｉａｂｌｅは のような宣言により導入される。これはプロセスＰにお
いて使用するためにｖを導入する。 ５． 手続（PROCEDURES） 手続の定義によりプロセスに名称を与えることができ
る。たとえば、 は手続「ｓｑｕａｒｅ」を定義する。

【００４２】手続の名称はプロセスのための略語として
使用できる。たとえば、 ｓｑｕａｒｅ（ｘ，ｓｑｒｘ） は ｓｑｒｘ：＝ｘ＊ｘ を意味する。 ６． ＥＸＰＲＥＳＳＩＯＮＳ ｅｘｐｒｅｓｓｉｏｎはオペレータ、変数、数、真理値
の真と偽および括弧（と）から構成される。

【００４３】真は１ビットよりのみ成る値であり、偽は
０ビットのみより成る値である。

【００４４】オペレータ＋，−，＊，／は加算、減算、
乗算、除算を表す。

【００４５】オペレータ＝，＜＞，＞，＜＝に対しては
結果は下記のようになる。

【００４６】ｘ＝ｙ ｘがｙに等しいと真である ｘ＜＞ｙ ｘがｙに等しくなければ真である ｘ＞ｙ ｘがｙより大きければ真である ｘ＜＝ｙ ｘがｙより小さいか、ｙに等しければ真で
ある オペレータ＼／，／＼，＞＜の場合には、結果の各ビッ
トは下の表に従ってオペランドの対応するビットから発
生される。

【００４７】 ｘ ｙ ｘ＼／ｙ ｘ／＼ｙ ｘ＞＜ｙ ０ ０ ０ ０ ０ ０ １ １ ０ １ １ ０ １ ０ １ １ １ １ １ ０ ＮＯＴオペレータの場合には、結果の各ビットは、下の
表に従ってオペランドの対応するビットから発生され
る。

【００４８】 ｘ ＮＯＴｘ ０ １ １ ０ オペレータ〈〈，〉〉の場合には ｘ〈〈ｙは左へｙビット動かされるｘの値で、空いたビ
ット位置は０ビットで埋められる ｘ〉〉ｙは左へｙビット動かされるｘの値で、空いたビ
ット位置は０ビットで埋められる 以上説明した一般的なＯＣＣＡＭ言語表記を本発明のマ
イクロコンピュータに適用することにする。

【００４９】レジスタの変数は次のように定義される。

【００５０】ＩＰＴＲは命令ポインタ・レジスタ６７の
内容を表す ＷＰＴＲは作業域ポインタ・レジスタ７３の内容を表す ＬＰＴＲはリスト・ポインタ・レジスタ７４の内容を表
す ＡＲＥＧはＡレジスタ７１の内容を表す ＢＲＥＧはＢレジスタ７２の内容を表す ＯＲＥＧはオペランド・レジスタ６５の内容を表す １つのレジスタから他のレジスタへの転送は により表される。これは、Ａレジスタの内容がＢレジス
タへ複写され、Ｂレジスタの以前の内容に置き換えられ
る。

【００５１】ＴＲＡＮＳＰＵＴＥＲ内のメモリは により表される。

【００５２】メモリ内の個々の語は を下側に記す（subscripting）することにより識別され
る。これは、Ａレジスタの内容をアドレスとするメモリ
内の語の内容を意味する。メモリとレジスタの間の転送
は により同様に表される。これは、Ａレジスタの内容をア
ドレスとするメモリ内の語の内容が、作業域・ポインタ
・レジスタの内容で置き換えられることを意味する。

【００５３】３つの手続（ＰＲＯＣ）「ｒｕｎ」，「ｗ
ａｉｔ」，「ｍｏｖｅｔｏ」が以下の記述中にしばしば
現われる。それらは次のようにして定義される。すなわ
ち、リンク〔ｐｒｏｃｅｓｓ〕は直列リンク２５のプロ
セス・レジスタ４７の内容を表し、ＮＩＬはどのプロセ
スの作業ポインタではない特殊な値を表す。ＲＥＡＤＹ
は直列リンクにより使用される別の特殊な値を表す。

【００５４】 １ ＰＲＯＣ ｒｕｎ（ｗ） ２ ＩＦ ３ ｗ＜＞ＲＥＡＤＹ ４ ＳＥＱ ５ ｍｅｍｏｒｙ〔ＬＰＴＲ−２〕：＝ｗ ６ ＬＰＴＲ：＝ｗ ７ ｗ＝ＲＥＡＤＹ ＳＫＩＰ １ ＰＲＯＣ ｗａｉｔ ２ ＳＥＱ ３ ｍｅｍｏｒｙ〔ＷＰＴＲ−１〕：＝ＩＰＴＲ ４ 直列リンクからの各外部要求に対して ５ ＳＥＱ ６ ｒｕｎ（１ｉｎｋ〔ｐｒｏｃｅｓｓ〕） ７ １ｉｎｋ〔ｐｒｏｃｅｓｓ〕：＝ＮＩＬ ８ ＷＰＴＲ：＝ｍｅｍｏｒｙ〔ＷＰＴＲ−２〕 ９ ＩＰＴＲ：＝ｍｅｍｏｒｙ〔ＷＰＴＲ−１〕 １ ＰＲＯＣ ｍｏｖｅｔｏ（ｗ） ２ ＳＥＱ ３ ＩＦ ４ ＷＰＴＲ＝ＬＰＴＲ ５ ＬＰＴＲ：＝ｗ ６ ＷＰＴＲ＜＞ＬＰＴＲ ７ memory〔ｗ−２〕：＝memory〔ＷＰＴＲ−２〕 ８ ＷＰＴＲ：＝ｗ 上記の手続においては、以下に行う説明の参考のために
行番号をつけてある。機能とオペレーションの定義 それらの定義について、前記した記法を用いて以下に述
べることにする。作業域からのロード 定義： ＳＥＱ ＢＲＥＧ：＝ＡＲＥＧ ＡＲＥＧ：＝ｍｅｍｏｒｙ〔ＷＰＴＲ＋ＯＲＥＧ〕 目的： 現在のプロセス作業域内の場所の値をロードす
ること。作業域への格納 定義： ＳＥＱ ｍｅｍｏｒｙ〔ＷＰＴＲ＋ＯＲＥＧ〕：＝ＡＲＥＧ ＡＲＥＧ：＝ＢＲＥＧ 目的： 現在のプロセス作業域内の場所に値を格納する
こと。作業域へのポインタのロード 目的： 現在のプロセス作業域内の場所へポインタをロ
ードすること。

【００５５】現在のプロセス作業域内の場所のベクトル
（vector）の第１の場所にポインタをロードすること。作業域からのロードおよびインクリメント 定義： ＳＥＱ ＢＲＥＧ：＝ＡＲＥＧ ＡＲＥＧ：＝ｍｅｍｏｒｙ〔ＷＰＴＲ＋ＯＲＥＧ〕 ｍｅｍｏｒｙ〔ＷＰＴＲ＋ＯＲＥＧ〕：＝ＡＲＥＧ＋１ 目的： 現在のプロセス作業域内の場所の値をロード
し、その場所をインクリメントすること。

【００５６】ループ・カウンタとして作業域場所の使用
を容易にし、零へ向って増加させること。

【００５７】語またはバイトのｖｅｃｔｏｒへポインタ
を増加させる時に作業域場所の使用を容易にすること。ベクトルからのロード 定義： ＡＲＥＧ：＝ｍｅｍｏｒｙ〔ＡＲＥＧ＋ＯＲＥ
Ｇ〕 目的： 外部作業域から値をロードすること。

【００５８】値のベクトルから値をロードすること。

【００５９】値をポインタとして用いて（間接的に、こ
の場合にはＯＲＥＧ＝０）値をロードすること。ベクトルへの格納 定義： ＳＥＱ ｍｅｍｏｒｙ〔ＢＲＥＧ＋ＯＲＥＧ〕：＝ＡＲＥＧ ＡＲＥＧ：＝ＢＲＥＧ 目的： 外部の作業域内の場所に値を格納すること。

【００６０】値のベクトルに値を格納すること。

【００６１】値をポインタとして用いて（間接的に、こ
の場合にはＯＲＥＧ＝０）値を格納すること。リテラルのロード 目的： 値を格納すること。リテラル加算 定義： ＡＲＥＧ：＝ＡＲＥＧ＋ＯＲＥＧ 目的： 値を加算すること。

【００６２】外部作業域内の場所にポインタをロードす
ること。

【００６３】値のベクトル内の場所にポインタをロード
すること。飛越し 定義： ＩＰＴＲ：＝ＩＰＴＲ＋ＯＲＥＧ 目的： 制御を前方または後方へ転送し、ループを形成
し、ループから出、プログラムの条件付部分の後で継続
すること。非零の飛越し 目的： 非零値がロードされた時だけ制御を前方または
後方へ転送し、プログラムの部分を条件付で実行し、条
件付ループを出ること。

【００６４】値と値のセットとの比較を容易にするこ
と。ポインタのコードへのロード 目的： 命令のアドレスをＡレジスタにロードして、プ
ログラムの部分を形成するデータのベクトルのサドレス
をロードすること。手続呼出し 定義： ＳＥＱ ｍｅｍｏｒｙ〔ＷＰＴＲ−１〕：＝ＩＰＴＲ ＩＰＴＲ：＝ＡＲＥＧ ＡＲＥＧ：＝ＷＰＴＲ ｍｏｖｅｔｏ（ＷＰＴＲ＋ＯＲＥＧ） 目的： 効率の良い手続呼出し機構を得ること。

【００６５】同じプロセッサで２つの同じ手続が実行さ
れる場合に、コードの共用を容易にすること。間接機能 オペレート（operate) 定義： ｏｐｅｒａｔｅ（ＯＲＥＧ） 目的： 求められているオペレーションを定義するコー
ドとしてオペランド・レジスタ（ＯＲＥＧ）の内容を用
いてオペレーションを実行すること。プレフィクシング機能 プレフィックス（prefix） 定義： ＯＲＥＧ：＝ＯＲＥＧ〈〈４ 目的： ０〜１５の範囲にない命令オペランドを１つま
たはそれ以上のプレフィックス命令を用いて表すことが
できるようにすること。否定プレフィックス（negative prefix) 定義： ＯＲＥＧ：＝（ＮＯＴ ＯＲＥＧ）〈〈４ 目的： 零またはそれ以上のプレフィックス命令が続く
１つの否定プレフィックス命令を用いて否定オペランド
を表すことができるようにすること。オペレーション（operations） ｒｅｖｅｒｓｅ 目的： ＡレジスタとＢレジスタの内容を交換するこ
と。

【００６６】非対称的なオペレータのオペランドを反転
させること、この場合にはこれはコンパイラでは都合良
く行うことはできない。零に等しくする（equal to zero) 目的： Ａが非零値を保持しているかどうかを判定する
こと。

【００６７】論理（ビットに関してでなく）否定を実行
すること。

【００６８】Ａ＝０ ａｓ ｅｑｚ Ａ＜＞０ ａｓ ｅｑｚ，ｅｑｚ ｉｆＡ＝０… ａｓ ｊｎｚ ｉｆＡ＜＞０… ａｓ ｅｑｚ，ｊｎｚ を実行すること。より大きい（greater) 目的： ＡとＢを比較し（それらを２つの相補整数とし
て処理して）、ＢがＡより大きいと１（真）をロード
し、それ以外は０（偽）をロードすること。

【００６９】オペランドを反転することによりＢ＜Ａを
実行すること。

【００７０】オペランドと（ｇｔ，ｅｑｚ）を反転する
ことによりＢ＜＝Ａ ａｓ（ｇｔ，ｅｑｚ）とＢ＞＝Ａ
を実現すること。論理積（ａｎｄ） 定義： ＡＲＥＧ：＝ＡＲＥＧ／＼ＢＲＥＧ 目的： ＡとＢのビットについてのＡＮＤ操作の結果を
ロードし、ＡとＢにおける対応するビットが１にセット
されるならば各ビットを１にセットし、それ以外では０
にセットすること。

【００７１】２つの真値を論理的にＡＮＤ操作するこ
と。論理和（ｏｒ） 定義： ＡＲＥＧ：＝ＢＲＥＧ＼／ＡＲＥＧ 目的： ＡとＢのビットについてのＯＲ操作の結果をロ
ードし、ＡとＢの対応するビットのいずれかがセットさ
れるならば各ビットを１にセットし、それ以外は０にセ
ットすること。

【００７２】２つの真の値を論理的にＯＲ操作するこ
と。排他的ｏｒ（exclusive or） 定義： ＡＲＥＧ：＝ＢＲＥＧ＞＜ＡＲＥＧ 目的： ＡとＢのビットについての排他的ＯＲ操作の結
果をロードし、ＡとＢの対応するビットが異なる時は各
ビットを１にセットし、それ以外は０にセットするこ
と。

【００７３】ビットについての ｎｏｔ ａｓ（１ｄｌ−１，ｘｏｒ） を実行すること。加算（ａｄｄ） 定義： ＡＲＥＧ：＝ＢＲＥＧ＋ＡＲＥＧ 目的： ＢとＡの和をロードすること。

【００７４】ベクトル内の語またはバイトのアドレスを
計算すること。減算（subtract） 定義： ＡＲＥＧ：＝ＢＲＥＧ−ＡＲＥＧ 目的： ＢからＡを減じ、結果をロードすること。

【００７５】Ａ＝Ｂ ａｓ ｓｕｂ，ｅｑｚ Ａ＜＞Ｂ ａｓ ｓｕｂ，ｅｑｚ，ｅｑｚ ｉｆＡ＝Ｂ ａｓ ｓｕｂ，ｊｎｚ，… ｉｆＡ＜＞Ｂ ａｓ ｓｕｂ，ｅｑｚ，ｊｎｚ，… を実行すること。プロセス実行（run process) 目的： プロセスをアクティブ・プロセス・リストの終
りに加えること。休止（pause) ：ＳＥＱ 目的： 現在のプロセスの実行を一時的に休止するこ
と。

【００７６】現在アクティブ・プロセス・リスト上にあ
るプロセスの間でプロセッサ時間を共用すること。結合（join） 定義： ＩＦ ｍｅｍｏｒｙ〔ＡＲＥＧ〕＝０ ｍｏｖｅｔｏ（ｍｅｍｏｒｙ〔ＡＲＥＧ＋１〕） ｍｅｍｏｒｙ〔ＡＲＥＧ〕＜＞０ ＳＥＱ ｍｅｍｏｒｙ〔ＡＲＥＧ〕：＝ｍｅｍｏｒｙ〔ＡＲＥＧ〕−１ ｗａｉｔ（ ） 目的： 並列プロセスを結合する；２つの語が用いられ
る。１つはカウンタであり、他の１つは作業域へのポイ
ンタである。カウントが零に達すると、作業域が変えら
れる。同期（synchronize) 定義： ＩＦ ｍｅｍｏｒｙ〔ＡＲＥＧ〕＝ＮＩＬ ＳＥＱ ｍｅｍｏｒｙ〔ＡＲＥＧ〕：＝ＷＰＴＲ ｗａｉｔ（ ） ｍｅｍｏｒｙ〔ＡＲＥＧ〕＜＞ＮＩＬ ＳＥＱ ｒｕｎ（ｍｅｍｏｒｙ〔ＡＲＥＧ〕） ｍｅｍｏｒｙ〔ＡＲＥＧ〕：＝ＮＩＬ 目的： ２つのプロセスを同期させ、チャネルを用いて
通信させること。復帰（return） 定義： ＳＥＱ ｍｏｖｅｔｏ（ＡＲＥＧ） ＩＰＴＲ：＝ｍｅｍｏｒｙ〔ＷＰＴＲ−１〕 ＡＲＥＧ：＝ＢＲＥＧ 目的： 呼出された手続から復帰させること。バイト回転（rotate bytes） 定義： ＡＲＥＧ：＝（ＡＲＥＧ〈〈８）／（ＡＲＥ
Ｇ〉〉（ｂｉｔｓｐｅｒｗｏｒｄ−８）） 目的： ８ビット・バイト値を組合せて１つの語の値を
形成できるようにするためにＡレジスタ内のバイトを回
転させること。

【００７７】語の値をいくつかのコンポーネント８ビッ
ト値に分割できるようにすること。右桁送り（shift right) 定義： ＡＲＥＧ：＝ＡＲＥＧ〉〉１ 目的： Ａレジスタの内容を右へ１桁だけ桁送りするこ
と。左桁送り（shift left） 定義： ＡＲＥＧ：＝ＡＲＥＧ〈〈１ 目的： Ａレジスタの内容を左へ１桁だけ桁送りするこ
と。

【００７８】上記の機能セットは直接機能と、間接機能
と、プレフィクシング機能とを含むことがわかるであろ
う。任意の命令の開始時には、その命令に対して選択さ
れた機能とは無関係に、命令バッファ６３内の命令の機
能部分を受ける所定のビット位置セットが入力をデコー
ダ６４へ与えるために用いられ、各命令のデータ部分を
表す他の所定のビット位置が、オペランド・レジスタ６
５の下位４ビット位置をロードするために用いられる。
その機能が直接機能であるとすると、オペランド・レジ
スタ６５の内容に対して選択された機能に従ってプロセ
ッサは作動する。その機能が間接機能であれば、実行す
べきオペレーションの性質を決定するためにオペランド
・レジスタ６５の内容が用いられ、他のレジスタに保持
されているデータについてオペレーションが行われる。
機能が直接または間接であるような任意の命令が終る
と、オペランド・レジスタ６５は零にクリアされる。そ
の機能がプレフィクス機能であれば、プロセッサはオペ
ランド・レジスタ６５中に存在するデータを高い桁の位
置へ転送し、その後で、そのために空いた下位桁の位置
にその命令のデータ部分をロードする。

【００７９】各命令の始めに命令ポインタは増加させら
れる。したがって、命令ポインタは次に実行すべき命令
を常に指す。

【００８０】オペランド・レジスタは種々の目的のため
に用いられる。オペランド・レジスタ６５が各命令で受
ける「データ」は計算用のリテラル値のこともあれば、
間接機能の場合には求められている機能の定義のことも
ある。別の重要な用途は、ある特定の変数の値を見出す
場所、または格納する場所のアドレスを探すために、あ
る機能に対して、オペランド・レジスタ６５内のデータ
値が作業域・ポインタ・レジスタ７３内のデータに組合
わされることである。たとえば、作業域・ポインタ・レ
ジスタ７３は現在のプロセスの作業域ポインタＷＰＴＲ
を含む。これはその作業域のための基準メモリ・アレド
スを指す。変数またはその他のポインタは定義され、作
業域ポインタＷＰＴＲにより指し示されたアドレスから
既知量だけずれているその作業域のアドレス場所に格納
される。そのずれは一般に命令部分により指定され、オ
ペランド・レジスタ６５内に格納される。実際に、作業
域命令からのロードと格納は、ＷＰＴＲレジスタ７３の
内容とオペランド・レジスタ６５の内容の組合せ（たと
えば加え合せ）により定められるメモリ場所を暗黙のう
ちに指す。更に、ベクトルをアクセスするため、または
プログラムにおいて分岐するために、オペランド・レジ
スタ６５の内容はＡレジスタ７１またはＩＰＴＲレジス
タ６７のような他のレジスタの内容に組合わされる。こ
れの例は後で説明する。

【００８１】オペレーションの効率を最高にするため
に、最も一般的に求められる動作をカバーするように直
接機能が選択されることがわかるであろう。各命令の機
能要素を表すために４ビットを用いることにより、機能
セットはコード０〜１５を用いる。もっとも、コード１
２には機能は割当てられていない。コード１３は間接機
能を示すために用いられる。その間接機能は、この場合
には、命令の下位４ビットを通常のやり方でオペランド
・レジスタ６５にロードさせる「オペレート」機能であ
るが、そのオペランド・レジスタの内容は、他のレジス
タに保持されているデータについてのオペレーションを
決定するためにプロセッサによりそれから用いられる。
このようにして、８ビット命令の一様性を保ちつつ、オ
ペレーションの数を増加できることがわかるであろう。
「オペレート」命令の前にプレフィクス機能または負プ
レフィクス機能を用いることにより、オペランド・レジ
スタ６５の内容を変えて、先に説明したものよりもはる
かにオペレーション選択を行うことができる。ｐｆｉｘ
とｎｆｉｘの使用については図８を参照して詳しく説明
するが、マイクロ命令プログラム１３のオペレーション
を更に説明することがまず必要である。

【００８２】マイクロ命令プログラムというのは、マイ
クロコンピュータのプログラムから命令バッファ６３に
到達する各逐次命令の求められている「機能」を実行す
るために、スイッチ５６（図３）とインタフェイス制御
ロジック１５を制御する制御信号を発生する手段であ
る。マイクロ命令プログラムはＲＯＭ１３の列と行に格
納されているマイクロ命令のリストより成る。ＲＯＭ１
３はマイクロ語と呼ばれる出力を生ずる。その出力は６
４ビットより成り、各ビットは制御信号を構成する。そ
の出力は複数のフィールドに分割され、各フィールドは
所定のビット位置群より成る。ある任意の時刻における
出力は、選択されたマイクロ命令に応じて選択されたビ
ット位置に与えられる。各フィールドはある特定の制御
領域に関連させることができる。たとえば、１つのフィ
ールドがどのレジスタがＸバスに接続されるかを制御
し、別のフィールドがどのレジスタがＹバスに接続され
るかを制御し、他のフィールドがどのレジスタがＺバス
に接続されるかを制御し、更に別のフィールドがＡＬＵ
５５の動作を制御し、更に別のフィールドがマルチプレ
クサ９とＭＩＲ８０への帰還信号を制御する。１つのフ
ィールドがインタフェイス制御ロジック１５を制御し、
「読み出し」、「書き込み」、「求められた次の命令
（ＮＥＸＴ）」のようなマイクロ命令出力信号を与え
て、マイクロ命令がインタフェイス１４を介してのレジ
スタとメモリ１９の間の通信を制御できるようにする。

【００８３】ＲＯＭ１３内で選択される特定のマイクロ
命令はＭＩＲ８０内のアドレスに依存する。ＭＩＲ８０
はＲＯＭ１３内で列と行の選択を行う７ビット・レジス
タである。命令バッファ６３により受けられた各命令の
始めに「機能」がデコーダ６４により復号され、条件マ
ルチプレクサ９を通されて、ＲＯＭ１３内のマイクロ命
令の選択のためのアドレスを与える。機能を実行するた
めにある機能はただ１つのマイクロ命令を要することが
ある。その場合には、ＲＯＭ１３はデコーダ６４により
復号されるアドレスに応じてマイクロ語出力を与え、そ
の機能はＲＯＭ１３の１動作サイクル（ここではマイナ
ー・サイクルと呼ぶことにする）内に終了させられる。
他の機能は一連のマイクロ命令、したがって一連のマイ
ナー・サイクルを要する。この場合には、その機能のた
めに必要な最初のマイクロ命令をＲＯＭ１３が選択する
ためのアドレスをデコーダ６４がＭＩＲ８０へ与える。
その後で、マイクロプログラムは一連のマイクロ命令の
実行（各実行には１マイナー・サイクルかかる）を続
け、各マイクロ命令は、一連のマイクロ命令中の次に実
行するマイクロ命令のアドレスを識別するように、それ
の出力マイクロ語のフィールド中にＭＩＲ８０のための
７ビットを与える。次のマイクロ命令が前のマイナー・
サイクルにより発生される条件の結果として選択される
ように、ＭＩＲ８０の下位２ビットを条件付でセットし
て、マルチプレクサ９を介して帰還させ、ＭＩＲ８０内
のアドレスを行わせることができる。これにより、たと
えば図３に示されている種々のレジスタ内の値に依存し
て、４つの可能なオプションから次のマイクロ命令を選
択できるようにする。ＭＩＲ８０の２つの条件付ビット
が条件付でセットされないものとすると、ＭＩＲ８０内
のアドレスにより示される次のマイクロ命令が無条件で
実行される。命令バッファ６３内の命令のオペレーショ
ンを行うために全てのマイクロ命令が実行されると、Ｒ
ＯＭ１３のマイクロ語出力のフィールド内に制御信号
「ＮＥＸＴ」が発生され、それによりメモリ１９から命
令バッファ６３への次の命令を要求する。

【００８４】各マイナー・サイクルはソース相と宛先相
の２つの相より成る。ＲＯＭ１３から発生された制御信
号は、ソース相の間だけアクティブである群と、宛先相
の間だけアクティブである群と、マイナー・サイクル全
体にわたってアクティブである群との３つの群に分けら
れる。制御信号の発生と持続時間を制御するために、図
６に示されている４種類のストローブ信号を発生するよ
うにタイミング制御器が構成される。それらのストロー
ブ信号はソース・ストローブ信号１５０と、宛先ストロ
ーブ信号１５１と、行プレチャージ・ストローブ信号１
５２と、マイクロ命令ストローブ信号１５３である。ソ
ース・ストローブ信号は、レジスタがそれの内容をバス
上に置けるようにするタイミング信号であって、それの
持続時間は演算論理装置が結果を形成するのに十分なほ
ど長い。宛先ストローブ信号はレジスタがデータをバス
から受けることができるように構成される。マイクロ命
令ストローブ信号は条件マルチプレクサ９から次のマイ
クロ命令のアドレスを発生するために用いられる。行プ
レチャージ・ストローブ信号は、次のソース・ストロー
ブ信号のための準備が整う高レベル状態へバス線ＸとＹ
をプレチャージするために用いられる。それらのストロ
ーブ信号の相対的なタイミングと持続時間が図６に示さ
れている。それらのストローブ信号は図７に示す装置に
より発生される。ピン２８（第１図）からのクロックパ
ルスが各マイナー・サイクルの開始のためのＧＯ信号を
発生する。この信号はＣＰＵ１２内の４つの連続する遅
延器を通され、第１の遅延器１５４の出力端子からマイ
クロ命令ストローブ信号１５３がとり出され、第２の遅
延器１５５の出力端子から宛先ストローブ信号１５１が
とり出され、第３の遅延器１５６の出力端子から行プレ
チャージ・ストローブ信号１５２がとり出され、第４の
遅延器１５７の出力端子からソース・ストローブ信号１
５０がとり出される。したがって、プロセッサの動作は
外部クロック入力２８に同期させられる。

【００８５】可変長オペランドの使用 先に説明したように、このマイクロコンピュータは可変
長オペランドで動作できる。各命令は４ビット場所をオ
ペランドに割当てるが、前記機能セット内のコード１
４、１５に対応する機能セットｐｆｉｘとｎｆｉｘを使
用することにより、１６ビットまでのオペランドをオペ
ランド・レジスタ６５内で形成することが可能である。
この動作は第８図を参照することにより最も良く理解で
きる。第８図はそれぞれ４ビットの４つの部分を有する
オペランド・レジスタ６５を示すものである。演算論理
装置５５が位が高くなる４ビットに対応する４つの部分
を有するのが示されており、０レジスタ６５と演算論理
装置５５の間の接続が、Ｙバスを通る演算論理装置への
伝送を選択的に制御するゲート９０を介して制御され
る。ＹバスとＺバスが４つの部分に分離されている様子
が示されている。各部分は位の異なるデータの４つのビ
ットを取り扱う。たとえば、Ｙ〔３：０〕は下位の４数
字を取り扱うＹバスの部分を表し、Ｙ〔１５：１２〕は
上位の４数字を取り扱い、Ｚバスの場合にも同様に処理
される。オペランド・レジスタ６５の下位４ビット以外
の各部分にはＺバスからゲート９１を介して供給でき、
あるいはゲート９２から零を供給できる。下位４ビット
が０レジスタ６５の下位４ビット位置へ送られるように
第８図の命令バッファ６３からの命令は分割され、第３
図を参照して説明したようにマイクロ命令プログラム１
３内のアドレスを選択するために機能要素が用いられ
る。第８図の真理値表は、機能がｐｆｉｘまたはｎｆｉ
ｘに対応し、またはいずれにも対応しない３つの可能性
を示すものである。その真理値表には、ＲＯＭ１３のマ
イクロ語出力から線１００〜１０４へ与えられる対応す
る制御信号と、それらの信号の持続時間も示されてい
る。

【００８６】この場合に用いられるマイクロ語出力制御
信号は次の通りである。 １． ＯＰＤ ＮＯＴ ０：これは、真理値表が「１」
を有する時にはオペランド・レジスタ６５には零が供給
されないが、真理値表が「０」を有する時はレジスタ６
５に零が供給されることを意味する。 ２． ＮＥＸＴ：これは、真理値表が「１」を有する時
はオペランド・レジスタ６５に次のオペランドが命令バ
ッファ６３からロードされるが、真理値表が「０」を有
する時はオペランド・レジスタ６５には次のオペランド
が命令バッファ６３からロードされないことを意味す
る。 ３． Ｙ ＦＲＯＭ ＯＰＤ：これは、真理値表が
「１」を有する時はＹバスがオペランドをオペランド・
レジスタ６３から受けるが、真理値表が「０」を有する
時はそうではないことを意味する。 ４． Ｚ ＦＲＯＭ Ｙ：これは、真理値表が「１］を
有する時はＡＬＵ５５からのＺバス出力がＹバスからデ
ータを受けるが、真理値表が「０」を有する時はそうで
はないことを意味する。 ５． Ｚ ＦＲＯＭ ＮＯＴ Ｙ：これは、真理値表が
「１」を有する時はＡＬＵ５５がＹバス上の信号を挿入
して、Ｚバスを通すが、真理値表が「０」を有する時は
そうではないことを意味する。

【００８７】各マイナー・サイクルにおけるそれら５つ
の制御信号の持続時間は第８図に示されている。第８図
において、Ｓはソース相だけにおける持続時間を示し、
Ｄは宛先相だけにおける持続時間を示し、Ｓ＋Ｄは両方
の相における持続時間を示す。

【００８８】線１００上のマイクロ語制御信号はゲート
９１と９２を動作させて、Ｚバスが機能ｐｆｉｘとｎｆ
ｉｘに応答してオペランド・レジスタ６５にロードしな
いようにし、他のどの機能もオペランド・レジスタ６５
の上位３つの段をゲート９２を介しての入力により零に
させる。全ての命令信号は最後のマイナー・サイクルで
制御信号ＮＥＸＴを発生する。その信号は線１０１へ与
えられてオペランド・レジスタ６５に次のオペランドを
ロードさせる。線１０２は信号「Ｙ ＦＲＯＭＯＰＤ」
を受け、ｐｆｉｘとｎｆｉｘに対してオペランド・レジ
スタをゲート９０を介して接続させる。線１０３は制御
信号「Ｚ ＦＲＯＭ Ｙ」を受け、ｐｆｉｘの場合には
ＡＬＵ５５にＹバス上の信号をＺバスへ送らせるが、ｎ
ｆｉｘに対してはそうさせない。線１０４は制御信号
「Ｚ ＦＲＯＭ Ｙ」を受け、ｎｆｉｘの場合にはＹバ
ス上の信号を反転してからＡＬＵ５５を通ってＺバスへ
供給できるようにするが、ｐｆｉｘの場合にはそうさせ
ない。線１００，１０３，１０４上の信号は各マイナー
・サイクルのソース相と宛先相の全体を通じて存在する
が、線１０１上の信号は宛先相の時だけ存在し、線１０
２上の信号はソース相の時だけ存在する。機能がｐｆｉ
ｘの時は、真条件に対応する信号が線１００，１０１，
１０２，１０３に供給され、このようにしてオペランド
・レジスタ６５の下位部分のオペランドの４ビットがＡ
ＬＵを通じてオペランド・レジスタ６５の次に高い位の
段へ進ませられ、それによりオペランドの別の４ビット
をオペランド・レジスタ６５の下位位置にロードできる
ようにする。この動作は、オペランドの最高１６ビット
まで、命令がｐｆｉｘ機能でとり出されるたびに反復さ
れる。同様に、機能がｎｆｉｘであれば、プロセスは全
体として類似して、各命令の後に零が書き込まれること
なしに、オペランドの引き続く各４ビットをオペランド
・レジスタの高位の段へ移動させるようにする。これに
より負のオペランドを最大１６ビットまで形成できる。
機能がｐｆｉｘとｎｆｉｘのいずれでもないと、線１０
０上の制御信号が零を、その命令の終りに、オペランド
・レジスタ６５の３つ上位の段（ビット１５〜４を表
す）へ与えさせることをこの真理値表は示す。

【００８９】プロセスのスケジューリング 先に述べたように、このマイクロコンピュータはいくつ
かの並行プロセスを行うことができる。したがって、こ
のマイクロコンピュータはある特定の時刻にどのプロセ
スを実行すべきかを決定する計画のシステムを与える。
ある時刻にＷＰＴＲレジスタ７３（第３図）は現在実行
されているプロセスの作業域ポインタを保持する。しか
し、現在のプロセスの作業域と、実行されるのを待って
いる別のプロセスの作業域とはリストを形成し、そのリ
ストにおいては各作業域の１つの場所がリスト上の次の
プロセスの作業域ポインタを保持する。各プロセス作業
域内の別の場所が、そのプロセスの次に実行すべき命令
を識別する命令ポインタを保持する。更に、ＬＰＴＲレ
ジスタ７４が現在実行を待っている最後のプロセスのた
めの作業域のアドレスを含む。このようにして新しいプ
ロセスをそのリストの終りにつけ加えることができ、Ｌ
ＰＴＲレジスタ７４はそのリストの現在の終りを常に指
示する。プロセッサはリスト上のプロセスを逐次実行す
るのが普通で、現在のプロセスが「休止」オペレーショ
ン（オペレーション・リストのコード９）を実行する
時、または現在のプロセスが「結合」オペレーション
（オペレーション・リストのコード１０）を実行するこ
とにより自身でスケジュールを破った時、または同期オ
ペレーション（オペレーション・リストのコード１１）
の時に、次のプロセスへ進むだけである。それらの状況
のいずれにおいても、現在のプロセスはそれ以上の命令
の実行を止めて、プロセッサは、第２図の３６で示され
ているように、プロセス作業域に命令ポインタＩＰＴＲ
を留保して、第２図に３５として示されている次のプロ
セスのアドレスにより識別されている次のプロセスへ動
き、それから新しいプロセスのためのＩＰＴＲをＩＰＴ
Ｒレジスタ６７にロードする。少くとも１つのプロセス
実行が常に存在するように、零プロセスが設けられ、他
のプロセスがアクティブでない時はその零プロセスが実
行される。

【００９０】先に定義した手続「実行（ｒｕｎ）」、
「待機（ｗａｉｔ）」、「へ移動（ｍｏｖｅｔｏ）」は
スケジューリングにおいて使用される。あるプロセスは
それが現在のプロセスである時、または実行されること
を待っているプロセスの結合されたリスト上にある時
に、そのプロセスは「スケジュールされる」。あるプロ
セスが結合されているリストから外された時に「スケジ
ュールから外される」ことになる。スケジュールから外
されたプロセスは、他のプロセスまたは命令がその外さ
れたプロセスをスケジュールに含ませる、すなわち、結
合されたリストの末尾にそれを加えるまでは、決して実
行されることはない。ＬＰＴＲレジスタ７４（第３図）
はリスト上の最後のプロセスのための作業域ポインタを
格納するために用いられることを思い出すであろう。し
たがって、プロセスが結合されたリストに付加されるた
びにＬＰＴＲレジスタ７４を調整せねばならない。ま
た、あるプロセスをスケジュールに含める場合には、そ
のプロセスの次にどの命令を実行すべきかをＣＰＵ１２
は決定できなければならない。これは適切な命令ポイン
タＩＰＴＲをメモリに格納することにより行われる。プ
ロセスが実行中はそのＩＰＴＲはＩＰＴＲレジスタ７６
内にある。その格納はたとえばメモリ場所３６（第２
図）で行われる。

【００９１】それらの手続の説明においては、作業域３
２と３３とレジスタ６５，６７，７１，７３，７４を示
す第４図を参照すると便利である。第４図は代表的なメ
モリ・アドレスと、作業域の内容を示すものである。

【００９２】作業域３２を有するプロセスは、それの作
業域ポインタＷＰＴＲをレジスタ７３に挿入することに
より現在のプロセスにされる。この場合にはＷＰＴＲは
１００００に等しい。プロセスが現在のプロセスになる
と、プロセッサはＷＰＴＲ−１を調べることにより、す
なわち、メモリ場所９９９９における内容を調べて、あ
る命令に対するポインタ８４を見つけ、それをＩＰＴＲ
レジスタ６７にロードすることにより、次に実行する命
令を見つける。これが現在のプロセスであるが、プロセ
ッサは次の命令を指すためにＩＰＴＲレジスタ６７の内
容を使用する。

【００９３】処理中は、プロセッサは、ＷＰＴＲすなわ
ちＡレジスタ７１の内容のような基準値と、レジスタ６
５に置かれているオペランドを組合わせることにより形
成されるアドレスを有する変数を使用する。作業域オペ
レーションからのロードにおいては、「２」のオペラン
ドがメモリ場所１０００２にあるものを何でも対象と
し、作業域３２に対応するプロセスが現在行われる。処
理を停止する時は、結合されているリストが調べられ
る。要素８５，８６は結合されているリストの部分であ
る。次の作業域を指すメモリ場所９９９８におけるＷＰ
ＴＲ８５を見つけるために、プロセッサはＷＰＴＲ−２
を調べる。ポインタ８５は作業域３３を指す数１１００
０を含む。作業域３３に対応するプロセスが結合さてい
るリスト上の最後のプロセスであるとすると、ＬＰＴＲ
レジスタ７４がポインタ１１０００を含む。結合されて
いるリストにあるプロセスが付加されるまではポインタ
８６はメモリ場所１０９９８に格納されない。

【００９４】ここで３つの手続について説明することに
する。ＰＲＯＣ ｒｕｎ（ｗ）がｗにより定められるプ
ロセスをスケジュールにするため、すなわち、そのプロ
セスを結合されているリストに加えるために用いられ
る。この手続は先に定義したものであるが、ここでその
定義と、その定義に用いた線番号を参照することにす
る。

【００９５】ｗの値が特殊な値「ＲＥＡＤＹ」であると
すると、何の動作も実行されない。これについてのそれ
以上の説明は種々のマイクロコンピュータの間の通信に
ついて後で行うことにする。それ以外はｗはプロセス作
業域に対するポインタであって、線５，６が逐次実行さ
れる。線５においては、ＬＰＴＲはＬＰＴＲレジスタ７
４の内容を意味する。それは、結合されているリスト上
の最後のプロセスのための作業域に対する基準アドレス
に対するポインタである。アドレスがＬＰＴＲ−２であ
るメモリは次のプロセスのための作業域ポインタのアド
レを含むが、ＬＰＴＲが最後のプロセスに対応するから
まだ何もない。いまは線５がｗ（プロセスｗにおける作
業域ポインタ）をメモリ場所ＬＰＴＲ−２に割当てるか
ら、いまはプロセスｗは結合されているリストの終りに
ある。この点ではＬＰＴＲレジスタ７４の内容は最後の
プロセスｗを指さず、最後から２番目のプロセスを指
す。これは、プロセスｗのための作業域ポインタをＬＰ
ＴＲレジスタ７４に入れる線６において修正される。こ
のステップのために、プロセスｗを意図しないのに削除
することなしに、結合されているリストに別のプロセス
を付加できる。そのような削除は、ＬＰＴＲレジスタ７
４が更新されない時に起る。第４図を参照して、ただ２
つの処理されているプロセスがあり、かつポインタが１
２０００である作業域にプロセスｗが対応するものとす
ると、ＰＲＯＣ ｒｕｎ（ｗ）が１２０００をメモリの
〔１０９９８〕に入れ、１２０００をレジスタ７４に入
れる。

【００９６】「待機（ｗａｉｔ）」と呼ばれる手続は単
独で、またはＰＲＯＣ ｒｕｎ（ｗ）と組合せて、使用
できる。それ自身でその手続は現在のプロセスをスケジ
ュールか外し、システムが次のプロセスを実行できるよ
うにし、それのプログラムの最初の命令における代りに
そのプログラム中の適切な所でそのプロセスを実行す
る。ここで、ＰＲＯＣ ｗａｉｔについて先に行った定
義を参照することにする。ＰＲＯＣ「ｗａｉｔ」が呼出
されると（線１）、４つのステップ（線３，４，８，
９）を有するシーケンスが開始される（線２）。線４〜
７は外部からの要求に関するものであり、これについて
の説明を延ばすことができる。もっとも、リンク（プロ
セス）は直列リンク２５（第２図）のプロセス・レジス
タ４７の内容を表す。線３においては、メモリ〔ＷＰＴ
Ｒ−１〕はアドレスＷＰＴＲ−１におけるメモリ・スペ
ースである。そのアドレスは現在のプロセスの基準アド
レスＷＰＴＲを基にしている。ここで説明している実施
例においては、そのメモリ場所は、プロセスが推奨され
た時に次に実行される命令を指すために用いられる。Ｉ
ＰＴＲレジスタ６７の内容は、現在のプロセスの次に実
行する命令を常に指す。したがって、線３は次に実行す
る命令に対するポインタをメモリ（なるべくなら同じチ
ップ上の）に単に格納するだけである。手続ＰＲＯＣ
ｒｕｎ（ｗ）がＰＲＯＣ ｗａｉｔに先行するものとす
ると、この時には、現在のプロセス（ｗ）は結合されて
いるリストの終りに付け加えられており（ＰＲＯＣ ｒ
ｕｎ（ｗ）１により）、ＬＰＴＲレジスタ７４は更新さ
れており（やはりＰＲＯＣ ｒｕｎ（ｗ）により）、い
まはプロセスｗのための次の命令に対するポインタは、
プロセスｗのための作業域ポインタのアドレス（ＷＰＴ
Ｒ）に関して既知の場所、メモリ〔ＷＰＴＲ−１〕に格
納されている。したがって、プロセスｗはいまは実行さ
れなくなるための準備が整う。線８は次のプロセスのた
めの結合されているリストを調べる。それの作業域は現
在の作業域のアドレスＷＰＴＲ−２における内容により
指される。したがって、線８は結合されているリスト上
の次のプロセスのための作業域ポインタをＷＰＴＲレジ
スタ７３に割当てる。今は基準アドレスが進み、装置は
メモリのアドレスＷＰＴＲ−１に格納されているポイン
タを調べることにより、このプロセスのための次の命令
であるかを探す。第４図を用いるために、作業域３２が
現在行われており、それのプロセスがＰＲＯＣ ｗａｉ
ｔを含む命令を受けることについて考察する。最初はＷ
ＰＴＲは１００００である。線８において、線７３はメ
モリ・アドレス９９９８において見出される内容にセッ
トされる。それはポインタ１１０００である。線９にお
いては、レジスタ６７はメモリ・アドレス１０９９９に
おいて見出される命令ポインタでセットされる。したが
って、ＰＲＯＣ ｒｕｎ（ｗ）の後にＰＲＯＣ ｗａｉ
ｔが続くものとすると、現在のプロセスがリストの終り
に付け加えられるものとすると（それの作業域ポインタ
が結合されているリストに格納される）、それの次の命
令に対するポインタはメモリに格納され、それは活動を
停止させられ、結合されているリスト上の次のプロセス
が適切な命令の始めに開始される。これらの動作の全て

【００９７】はたった４つのレジスタを用いて行われ
る。このように構成することにより、システム中のメモ
リの量によってのみ数が制限されるプロセスのスケジュ
ーリングとデスケジューリングを行えるようにされる。

【００９８】「ｍｏｖｅｔｏ」と名づけられた手続は、
新しいＩＰＴＲへ必ずしも変更することなしに、作業域
基準ポインタを現在のプロセスのための作業域における
異なるアドレスにセットするために使用できる。したが
って、あるプロセスがそれの基準作業域ポインタを１０
０００に有しているものとすると、この同じプロセスの
ために基準ポインタを（１０２００）に変えるためにｍ
ｏｖｅｔｏ（１０２００）を用いてレジスタをセットで
きる。これはＰＲＯＣ ｍｏｖｅｔｏ（ｗ）の前記した
定義を参照して次のように説明される。

【００９９】定義の２行目はこれが一連のステップであ
ることを宣言している。３行目と８行目は左マージンか
ら等しくずらされているから、それらはともに逐次実行
される。システムが最後のプロセスでないと仮定する。
そうすると、行２は偽であるからシステムは行６へ飛び
越す。行６における条件は真であるから行７が実行され
る。行７はメモリ・アドレスｗ−２における内容を、結
合されているリスト上の次のプロセスのための作業域ポ
インタにセットする。次に、行８がＷＰＴＲレジスタ７
３の内容を値ｗに変える。今レジスタ７３は現在のプロ
セスのための新しい基準アドレスを指す。この新しい基
準アドレスからの慣例となっているずれ（マイナス２）
が、次にスケジュールされるプロセスのための作業域に
対するポインタを見出す。次のプロセスがない場合に
は、行２が真で、ＬＰＴＲレジスタ７４の内容が、最後
のプロセスのための基準アドレスとしてｗを指すために
調整され、その後で現在のプロセスの基準アドレスへの
ポインタを保持するためのレジスタ７３がｗを指すよう
に調整される。

【０１００】以上、スケジューリングについて第４図を
説明したが、いくつかの機能とオペレーションについて
第４図を参照して更に説明する。作業域からのロード 作業域からのロードはある特定のメモリ場所における内
容を複写し、それを暗黙のうちにＡレジスタ内に置く。
この機能と、好適な実施例の構成は、基準となる現在の
作業域ポインタからのオフセットにより定められるアド
レスを有するメモリも暗黙のうちに参照する。この基準
アドレスはＷＰＴＲレジスタ７３に常に格納され、オペ
ランド・レジスタ６５にオフセットが含まれる。したが
って、式“ｍｅｍｏｒｙ〔ＷＰＴＲ＋ＯＲＥＧ〕”は、
ＷＰＴＲレジスタ７３とレジスタ６５との内容を加え合
わせることにより見出されるアドレスを有するメモリの
内容を指す。“ｌｏａｄ”はＡレジスタ７１を指し、ス
タックの内容が１つのレジスタにより下方へ移動させら
れる、すなわち、Ａレジスタの内容がＢレジスタへ移動
させられ（データをＡＲＥＧにロードさせるための余地
を作る）、ＢＲＥＧの内容がＣレジスタ（もしあれば）
へロードされる。第４図を参照して、ＷＰＴＲが１００
００であるとすると、コード０２を用いて“ｌｏａｄ
ｆｒｏｍ ｗｏｒｋｓｐａｃｅ”は変数２をＡレジスタ
にロードすることを意味する。

【０１０１】この“ｓｔｏｒｅ ｔｏ ｗｏｒｋｓｐａ
ｃｅ”命令は、Ａレジスタ７１に含まれているのは何で
あっても、オペランド・レジスタ６５に含まれているオ
フセットにより（ＷＰＴＲレジスタ７３に含まれてい
る）基準アドレスからずらされるアドレスを有するメモ
リ領域に動かすことを暗黙のうちに意味するものであ
る。また、スタックは上方へも動く（たとえば、ＢＲＥ
Ｇの内容がＡＲＥＧへ動き、ＣＲＥＧの内容がＢＲＥＧ
へ動く）。再び第４図を参照して、ＷＰＴＲ＝１０００
０およびＯＲＥＧ＝１であるとすると、この機能は、Ａ
レジスタ７１の内容をメモリ場所１０００１に格納する
ことを意味する。それは変数１である。作業域内へのポインタのロード 機能“ｌｏａｄ ｐｏｉｎｔｅｒ ｉｎｔｏ ｗｏｒｋ
ｓｐａｃｅ”はどのデータも作業域に格納しない。その
代りに、この機能は作業域内のある特定の場所へのポイ
ンタをＡレジスタ７１にロードする。これは、たとえ
ば、作業域に格納できるベクトルのある特定の部分を指
す“ｌｏａｄ ｆｒｏｍ ｖｅｃｔｏｒ”命令に関連し
て使用される。したがって、第４図を参照して、作業域
３２は１００００である作業域ポインタＷＰＴＲにより
参照される。作業域内の既知の場所においてはベクトル
が存在し得る。そのベクトルは１０２００，１０２０
１，１０２０２のような複数の場所を有する。このベク
トルの初めは作業域ポインタ（１００００）からのある
特定のオフセット（２００）である。したがって、ベク
トルの初めを見出すためには、オフセット（２００）が
オペランド・レジスタ６５にロードされ、それから命令
“ｌｏａｄ ｐｏｉｎｔｅｒ ｉｎｔｏ ｗｏｒｋｓｐ
ａｃｅ”がアドレス１０２００をＡレジスタ内に置く。
それはそのベクトルの初めを指す。その後で、ベクトル
の初めに関して特定のメモリ場所を見出すために“ｌｏ
ａｄ ｆｒｏｍ ｖｅｃｔｏｒ”オペレーションが用い
られ、したがって、作業域ポインタ・レジスタ７３の代
りにＡレジスタ７１に組合わされたオペランド・レジス
タ６５内のオフセットをそれは用いる。リテラル・ロード（ｌｏａｄ ｌｉｔｅｒａｌ） “ｌｏａｄ ｌｉｔｅｒａｌ”命令はオペランド・レジ
スタ６５内にあるものはどんなものでもＡレジスタ７１
（評価スタックの１番上）にそのままロードする。第５
図を参照して、与えられた任意の命令の最後の４ビット
がオペランド・レジスタ６５にロードされるが、プレフ
ィクシング機能を用いることにより、４ビット以上をオ
ペランド・レジスタに格納できる。しかし、たとえば、
１０進表記で６１３のコードを有する命令は、数１３を
Ａレジスタ７１にロードし、Ａレジスタの以前の内容を
Ｂレジスタ７２へ桁送りすることを意味する。飛越し（ｊｕｍｐ） “ｊｕｍｐ”機能はプログラム中で分岐するために用い
られる。現在のプロセスでプロセッサにより次に実行さ
れる命令は、命令ポインタを含んでいるＩＰＴＲレジス
タ６７の内容により指示される。飛越し命令はオペラン
ド・レジスタ６５の内容を命令ポインタに加え合わせ
る。プレフィクシング機能を用いることにより、命令ポ
インタはそれに加え合わされた値、またはそれから減じ
られた値を有することができて、プログラム中で前方ま
たは後方へ飛越すことができる。手続呼出し（ｃａｌｌ ｐｒｏｃｅｄｕｒｅ） “ｃａｌｌ ｐｒｏｃｅｄｕｒｅ”機能は前記した“ｍ
ｏｖｅｔｏ”手続を用いる。“ｃａｌｌ ｐｒｏｃｅｄ
ｕｒｅ”は次に実行する命令のための通例のメモリ場所
（たとえば、第４図のメモリ場所９９９９）にＩＰＴＲ
を最初に格納する。次に、その機能は、“ｃａｌｌ ｐ
ｒｏｃｅｄｕｒｅ”機能が終了させられた後で次に実行
すべき命令に対するポインタがロードされているＡレジ
スタ７１の内容を、命令ポインタ・レジスタ６７へ転送
する。

【０１０２】それから、Ａレジスタ７１に作業域ポイン
タがロードされる。これに続いて、“ｍｏｖｅｔｏ”手
続が基準ポインタＷＰＴＲを変更して、その基準ポイン
タＷＰＴＲが現在の作業域内の異なるアドレスを指すよ
うにする。“ｍｏｖｅｔｏ（）”手続はＷＰＴＲレジス
タ７３の内容を、ｍｏｖｅｔｏに続く括弧の中の内容に
セットするものである。したがって、“ｃａｌｌ ｐｒ
ｏｃｅｄｕｒｅ（呼出し手続）”の後では現在のプロセ
スのための同じ作業域内の異なる場所を指す作業域ポイ
ンタをシステムは有することになり、Ａレジスタ７１に
前から含まれていた異なる命令をシステムが実行する準
備がされたことになる。ＲＥＴＵＲＮオペレーションの
使用しにより逆のオペレーションが行われる。プロセス実行（ｒｕｎ ｐｒｏｃｅｓｓ） このオペレーション“ｒｕｎ ｐｒｏｃｅｓｓ”は自身
の作業域と１組の命令を有するプロセスの構成において
一般に使用される。Ａレジスタ７１には新しいプロセス
のための作業域用の作業域ポインタがロードされ、Ｂレ
ジスタには新しいプロセスのための適当な命令ポインタ
がロードされている。オペレーション“ｒｕｎ ｐｒｏ
ｃｅｓｓ”は作業域ポインタから適切にオフセットされ
たメモリ内の場所に命令ポインタを格納し、それから括
弧内の作業域ポインタを用いて前記手続ＰＲＯＣ ｒｕ
ｎ（ ）を呼出す。先に説明したように、これは新しい
プロセスのスケジュールを作成する。すなわち、結合さ
れているリストに新しいプロセスを付加する。休止（ｐａｕｓｅ） “休止”オペレーションは、１つのプロセスが他のプロ
セスを除外してＡＬＵ５５を使用することを阻止するた
めにプログラム中に現れる。このオペレーションはコン
パイラによりループ中に挿入される。このオペレーショ
ンは、現在のプロセスを結合されているリストの終りに
付加し、必要なポインタを格納し、現在のプロセスに実
行をしばらく休止させ、結合されているリスト上の次の
プロセスを現在のプロセスにする。評価スタックの内容
をプロセスを損うことなしに捨てることができる時に
“ｐａｕｓｅ”が実行されるから、評価スタックの内容
は保留されない。結合（ｊｏｉｎ） この“ｊｏｉｎ”オペレーションは、たとえば並行プロ
セスが存在する時に用いられ、それらの並行プロセスの
全てが同時刻にプログラム中のある点にあるべきである
ことを意図するものである。元のプロセスＰ（０）につ
いて考えることにする。プログラム中のある点において
そのプロセスＰ（０）は並行副プロセスＰ（１），Ｐ
（２），Ｐ（３）…Ｐ（ｎ）に拡がる。それらが実行さ
れると、最後のプロセスＰ（ｎ＋１）を実行する。しか
し、Ｐ（１），Ｐ（２）…Ｐ（ｎ）の全てが終るまでは
その最後のプロセスは起らない。“ｊｏｉｎ”オペレー
ションはこのために用いられるものである。カウンタが
作業域内で設定され、Ａレジスタ７１がカウントの格納
されるメモリに向けられる。カウントは依然としてアク
ティブである（終っていない）副プロセスの数に対応す
る。各副プロセスは“ｊｏｉｎ”オペレーションととも
に終る。ある副プロセスがそれの“ｊｏｉｎ”オペレー
ションに到達した後で、その副プロセスはカウントを調
べる。カウントが零であると、プログラムは“ｍｏｖｅ
ｔｏ”手続を用いて最後のプログラムへ動く。カウント
が零でなければ、カウントは１だけ減少させられ、それ
から先に述べたようにして副プロセスは“ｗａｉｔ”さ
せられる。他の副プロセスは零カウントに達するまで実
行される。同期（ｓｙｎｃｈｒｏｎｉｓｅ） “ｓｙｎｃｈｒｏｎｉｓｅ”オペレーションは並行処理
にとって非常に重要である。というのは、その“ｓｙｎ
ｃｈｒｏｎｉｓｅ”オペレーションを使用することによ
り２つのプロセスをある時刻に同じ点に置くことができ
るからである。これについては「同じマイクロコンピュ
ータ上のプロセス間の通信」の項において第９図を参照
して説明することにする。簡単に説明すれば、同じチッ
プ上の２つのプロセスＸとＹが、たとえば一方のプロセ
スが必要とするデータを他方のプロセスが計算している
ために、通信を希望したとすると、チャネル４０，４
１，４２または４３（第２図）が用いられる。各プロセ
スは“ｓｙｎｃｈｒｏｎｉｓｅ”オペレーションを有す
る。“ｓｙｎｃｈｒｏｎｉｓｅ”オペレーションに到達
する最初のプロセスはチャネルを調べる。チャネルのア
ドレスはＡレジスタ７１にロードされているから、“ｍ
ｅｍｏｒｙ〔ＡＲＥＧ〕”がそのチャネルのことを言及
する。表現式“ＮＩＬ”は零として認められる所定の基
準のことを指す。第１のプロセスによりチャネルの初め
の部分にＮＩＬが見出されたとすると、そのプロセスは
それの作業域ポインタをチャネルの第１の部分に置き、
それからそれ自身でスケジュールから外れる。それでそ
のプロセスはプロセスＹがそれの“ｓｙｎｃ”オペレー
ションに到達するのを待つ。プロセスＹが“ｓｙｎｃ”
オペレーションに到達すると、プロセスＹは同じチャネ
ルの第１の部分を調べる。そうすると、ＮＩＬは見つか
らないが、その代りにある作業域ポインタを見つける。
それに応答してプロセスＹはプロセスＸをスケジュール
する（結合されているリストの終りにそれを加え合わせ
る）。チャネルの第１の部分はＮＩＬに戻る。一般に、
１つのプロセスから他のプロセスへ転送するためのデー
タが置かれる少くとも第２の部分がチャネルに存在す
る。また、同期オペレーションは一般に対となって起
る。２つのプロセスにおける第１の“ｓｙｎｃ”オペレ
ーションはプロセスにデータを待機させ、それから準備
が整った時にそのデータを転送させる。第２の“ｓｙｎ
ｃ”命令は確認応答を行わせる。したがって、プロセス
からデータを入力しているプロセスは“ｓｙｎｃ”す
る。データがレディ状態になっていないとすると、その
データは“待機”する。供給プロセスによりデータがレ
ディ状態にされると、その供給プロセスは受けるプロセ
スをスケジュールし、それから受けるプロセスはデータ
をとる。それから各プロセスによる“ｓｙｎｃ”命令が
転送の確認応答をする。データを供給するプロセスによ
る最初の“ｓｙｎｃ”は、データをとる準備が整ってい
ることを示す。

【０１０３】同じマイクロコンピュータにおけるプロセ
ス間の通信 先に説明したように、このマイクロコンピュータは同じ
マイクロコンピュータにおけるプロセス間、または異な
るマイクロコンピュータにおけるプロセス間の通信を可
能にする。たとえば、１つのプロセスは自動車の走行距
離の測定、第２のプロセスはその自動車の走行距離に対
する燃料消費量の測定ということがある。第１のプロセ
スは入力として自動車の車輪の回転を表すデータを受
け、走行距離を表す出力を発生する。第２のプロセスは
燃料消費量に関連するデータを入力として受けるが、走
行距離に対する燃料消費量についての有用な出力を発生
できるようにするためには、走行距離についての情報を
得るために第１のプロセスと交信することも必要であ
る。同じマイクロコンピュータにおける通信を処理する
プロセスの場合には、ここで説明している例では第２図
に示されているチャネル４０〜４３を通じて通信が行わ
れる。このオペレーションには同期オペレーションの使
用が含まれる。その同期オペレーションには、機能とオ
ペレーションの前記した表から機能コード１３とオペレ
ーション・コード１１により成るプログラム命令を要す
る。各チャネル４０〜４３はメモリ内の２つの連続する
語場所より成る。１つの語場所は「プロセス場所」を与
え、第２の語場所は「データ場所」を与える。チャネル
は一方向通信チャネルであって、ある１つの時刻には２
つの、そしてただ２つのプロセスにより共用される。あ
るアクティブ・プロセスｘが同じマイクロコンピュータ
上のプロセスｙと通信することを望んだとすると、第９
図ａ〜ｅを参照して後で説明するシーケンスが行われ
る。第１に、プロセスｘはチャネル（４０）のアドレス
を識別し、通信しようと思うデータをそのチャネルのデ
ータにロードする。また、プロセスｘは同期オペレーシ
ョンのための命令の実行も行う。プロセス場所がデータ
を受けることを待っているプロセスｙの作業域ポインタ
を有していないとすると、同期オペレーションはプロセ
スｘのＷＰＴＲをプロセス場所に記録させ、プロセスｘ
をスケジュールから外すために“ｗａｉｔ”手続を使用
する。これは第９図ｂに示されている位置である。今
は、プロセスｘはプロセスｙがデータを受ける準備が整
うまで待つ。プロセスｙがデータを受けることを希望す
ると、プロセスｙは同期オペレーションのための命令を
実行して、通信チャネル４０がデータを送る準備が整っ
ているかどうかを調べる。この命令の実行に際して、プ
ロセスｙはプロセスｘの作業域ポインタをチャネル４０
のプロセス場所に置き、オペレーションのリストにおい
て述べた同期オペレーションからわかるように、同期オ
ペレーションの実行により“ｒｕｎ”手続がプロセスｘ
の作業域ポインタをチャネル４０から除去させ、実行を
待っているプロセスのリストの終りにプロセスｘを付け
加える。これは第９図ｃにおける位置である。それから
プロセスｙはチャネル４０のデータ場所からデータを読
出し、それから同期オペレーションのための別の命令を
動作させて、それがデータを受けたことを指示する。こ
のためにプロセスｙの作業域ポインタがチャネル４０の
プロセス場所にロードされ、プロセスｙを待機させる。
このためにプロセスｙがスケジュールから外され、チャ
ネル４０を第９図ｄに示す状態に放置する。プロセスｘ
がその上で待機しているリストがプロセスｘに到達し
て、プロセスｘが再びアクティブ状態にされると、いま
プロセスｙの作業域ポインタをチャネル４０のプロセス
場所に置く同期オペレーションのための別の命令をプロ
セスｘが実行し、そのためにプロセスｘの動作を継続で
きることになる。それと同時に、プロセスｙがプロセス
の待機リストの終りに再び付け加えられて、実行の準備
が整うように、ｘプロセスはプロセスｙに“ｒｕｎ”手
続を行わせる。そうすると通信チャネル４０は第９図ｅ
に示す状態となり、プロセスｘは継続され、プロセスｙ
はリスト上で待機している。このようにして、“ｈａｎ
ｄｓｈａｋｅ”オペレーションを行っている両方のプロ
セスにより通信が同期させる。“ｈａｎｄｓｈａｋｅ”
オペレーションにおいては、両方のプロセスがオペレー
ションを同期させるために２つの命令を実行する。それ
ら２つの命令のうちの一方はプロセスをスケジュールか
ら外し、スケジュールから外されない方の通信プロセス
から適切な信号が受信された時に、スケジュールから外
された方のプロセスだけがリストへ戻される。

【０１０４】次に、第１０図を参照して、同じマイクロ
コンピュータ上で２つの通信プロセスを実行するために
必要なプログラムと命令シーケンスの特殊な例について
説明することにする。これは自動車の走行距離と燃料消
費量を測定するための、先に述べた２つの例を示すもの
である。マイクロコンピュータ１７０はそれのメモリ域
に、変数“ｒｏｔａｔｉｏｎｓ”をカウントする第１の
プロセスのための第１の作業域１７１と、変数“ｍｉｌ
ｅｓ”をカウントする第２のプロセスのための第２の作
業域１７２とを有する。作業域１７１は語場所１７３を
有し、この語場所には“ｒｏｔａｔｉｏｎ”と呼ばれる
入力チャネル１７４のアドレスが含まれる。その入力チ
ャネルは、外部の回転検出器（図示せず）から各車輪回
転数についてのメッセージを受けるように構成されてい
る直列リンクの一部を構成する。作業域１７１は別の語
場所１７５も有する。この語場所１７５にはチャネル
“ｍｉｌｅ”と呼ばれる２語メモリ・チャネル１７６の
アドレスが含まれる。この場合には、このメモリ・チャ
ネル１７６は、車輪の１０００回転ごとに１ｍｉｌｅの
走行を示す作業域１７１のプロセスからの出力を受け
る。

【０１０５】この第１のプロセスに対するＯＣＣＡＭ言
語を用いるプログラムは次の通りである。

【０１０６】 １． ＶＡＲ ｒｏｔａｔｉｏｎｓ： ２． ＷＨＩＬＥ ＴＲＵＥ ３． ＳＥＱ ４． ｒｏｔａｔｉｏｎｓ：＝０ ５． ＷＨＩＬＥ ｒｏｔａｔｉｏｎｓ＜１０００ ６． ＳＥＱ ７． ｒｏｔａｔｉｏｎ？ＡＮＹ ８． ｒｏｔａｔｉｏｎｓ：＝ｒｏｔａｔｉｏｎｓ＋１ ９． ｍｉｌｅ！ＡＮＹ 行番号はこのプログラムの構成部分ではないが、説明を
容易にするためにつけた。１行目は存在する変数を宣言
する。その変数は“ｒｏｔａｔｉｏｎｓ”と呼ばれる。
２行目は、条件ＴＲＵＥが常に真であるから、終りの無
いループである。零回転からスタートする（４行目）。
７行目では“ｒｏｔａｔｉｏｎ”という名前のチャネル
からの入力を待つ。１が受けられると、変数“ｒｏｔａ
ｔｉｏｎｓ”が１だけ増加させられる。最後には１００
０回転となるから、５行目は偽となる。そうすると６、
７、８行目はスキップされ、９行目で“ｍｉｌｅ”とい
う名のチャネルへ１つのデータが出力される。

【０１０７】それらのＯＣＣＡＭ文がコンパイラにより
下記のような機械命令に変換される。

【０１０８】 命令シーケンス ＤＣＣＡＭ言語によるプログラム 機 能 コード データ VAR rotations ： WHILE TRUE SEQ 1. L1: 2. 1dl 0 6 0 rotations:=0 3. stw 0 1 0 4. L2: WHILE rotations 1000 SEQ 5. 1dw 0 0 0 6. pfix 14 3 7. pfix 14 14 8. 1dl 1000 6 8 9. opr gt 13 2 10. jnz L3 9 9 11. 1dw 1 0 1 rotation ? ANY 12. opr sync 13 11 13. 1dw 1 0 1 14. opr sync 13 11 15. 1dw 0 0 0 rotations:=rotations+1 16. adl 1 7 1 17. stw 0 1 0 18. opr pause 13 9 19. nfix 15 0 20. j L2 8 0 21. L3: 22. 1dw 2 0 2 mile ! ANY 23. opr sync 13 11 24. 1dw 2 0 2 25. opr sync 13 11 26. opr pause 13 9 27. nfix 2 15 2 28. j L1 8 7 この機械命令の表においても行番号は説明の便宜上つけ
たものである。１、４、２１行はプログラム中における
単なる参考場所である。２行目において値０をＡレジス
タ７１にロードする。３行目でＡレジスタ内のデータを
作業域に格納する。命令データ部分は０であるから、こ
のプロセスのための基準アドレスからのオフセットはな
い。したがって、作業域ポインタ・レジスタ７３はいま
は作業域ポインタＷＰＴＲを含む。この作業域ポインタ
はメモリ内の、変数“ｒｏｔａｔｉｏｎｓ”のために０
が格納されている基準アドレスを指す。５行目で作業域
からＡレジスタ７１にロードする。命令のデータ部分
（その命令はオペランド・レジスタ６５にロードされ
る）は０であるから、作業領域の基準アドレスＷＰＴＲ
からのオフセットは０である。６、７、８行目において
１０進値１０００を加える。命令のデータ部における４
つの２進ビットを用いて１０進数の１０００を表すこと
はできないから、１０進数１０００を加えるためにはプ
レフィクシング・オペレーションを必要とする。そこで
機能コード１４（pfix）が用いられる。１０進数１００
０は２進数では１１１１１０１０００で表される。これ
には１０ビットを必要とするが、標準命令のデータ部は
４ビットであるから、この値をオペランド・レジスタに
ロードするためには３つのステップを必要とする。８行
目は“ｌｏａｄ ｌｉｔｅｒａｌ”機能のためのコード
を含むから、この時には、Ａレジスタ７１には１０００
の２進値が含まれる。これによりＡレジスタの内容（０
である）がＢレジスタ７２へ転送させられる。

【０１０９】９行目では間接機能、すなわちオペレーシ
ョン“ｇｒｅａｔｅｒ ｔｈａｎ”が呼出される。これ
によりレジスタＡとＢの内容が比較される。Ｂレジスタ
の内容がＡレジスタの内容より大きくなければ、このオ
ペレーションはＦＡＬＳＥ（０）となる。

【０１１０】１０行目は“ｊｕｍｐ ｎｏｎｚｅｒｏ”
オペレーションである。９行目のオペレーションの結果
が真であるとすると、Ａレジスタの内容が非零値にセッ
トされ、１０行目から９行だけ前へ飛越しが行われる。
これはコードのデータ部における数字９で示されてい
る。これによりプログラムは２１行目まで前へ飛越す。
２１行目は出力部である。１０００回転がまだカウント
されていないと仮定すると、次に１１行目が実行され
る。１１行目では、作業域機能からのロードは＋１のオ
ペランドを有する。このことは、基準アドレスからのオ
フセットが＋１であることを意味する。このメモリ・ア
ドレスにおいてチャネル“ｒｏｔａｔｉｏｎ”のアドレ
スが見出され、このアドレスは作業域からＡレジスタ７
１にロードされる。１２行目では同期オペレーションが
行われる。１３行目ではチャネル“ｒｏｔａｔｉｏｎ”
のアドレスが再びロードされ、１４行目では再び同期が
行われて入力オペレーションが終了される。この簡単な
例においてはデータは転送されない。１５行目では作業
域にある変数、オフセット０、がＡレジスタにロードさ
れる。すなわち、“ｒｏｔａｔｉｏｎｓ”の現在の値が
Ａレジスタへロードされる。１６行目においては、デー
タ値１がレジスタの内容へそのまま加え合わされる。１
７行目では、Ａレジスタの内容が０に等しいオフセット
で作業域内に格納される。したがって、チャネル“ｒｏ
ｔａｔｉｏｎ”からのデータの受けとりに応じて変数
“ｒｏｔａｔｉｏｎｓ”が増加させられたことになる。
１８行目は休止オペレーションであって、次のプロセス
を実行させ、この現在のプロセスをリストの末尾に加え
る。このプログラムのこの点においてはＡレジスタ７１
とＢレジスタ７２の内容はプロセスには関連していない
ことに注意されたい。１９行目と２０行目においては負
のプレフィックス機能を用いて後方への飛越しが実行さ
れる。２２行目においては、基準場所から２場所だけオ
フセットされている作業域の内容がロードされる。これ
はチャネル“ｍｉｌｅ”のアドレスであって、それはＡ
レジスタへロードされる。２３行目においては同期オペ
レーションが行われる。２５行目で行われる別の“ｓｙ
ｎｃ”オペレーションにより出力が完了させられる。２
６行目において別の休止が挿入されて、次のプロセスを
スケジュールに加え、このプロセスを結合されているリ
ストの末尾に加える。２７行目と２８行目においては負
のプレフィクシングを用いて後方への飛越しが行われ
る。変数“ｍｉｌｅｓ”に関する第２のプロセスは作業
域１７２を使用する。この作業域１７２は“ｍｉｌｅ”
チャネル１７６を含む語場所１７７を有する。“ｍｉｌ
ｅ”チャネル１７６は作業域１７２のプロセスへ入力を
与えるために用いられる。別の語場所１７８が第２の入
力のアドレスを有する。この第２の入力は、この場合に
は、約３．９リットル（１ガロン）の燃料が消費される
たびに外部の燃料計からのメッセージを受けるように構
成された直列リンクの部分を形成する、“ｆｕｅｌ”チ
ャネルと呼ばれるチャネル１７９である。作業域１７２
は別の語場所１８０も有する。この語場所１８０は、燃
料の最後の約３．９リットル（１ガロン）が消費される
間に走行した距離を出力するように構成された直列リン
クの部分を形成する“ｃｏｎｓｕｍｐｔｉｏｎ”チャネ
ルと呼ばれる出力チャネル１８１のアドレスを有する。
明らかに、走行距離を示すメッセージをチャネル１７６
を介して得るためには、作業域１７２内におけるプロセ
スは作業域１７１におけるプロセスと通信する必要があ
る。作業域１７２におけるプロセスのための命令シーケ
ンスとプログラムは次の通りである。

【０１１１】 命令シーケンス ＯＣＣＡＭによるプログラム 機 能 コード データ ＳＥＱ Ｌ１： １ｄｌ ０ ６ ０ ｍｉｌｅｓ：＝０ ｓｔｗ ０ １ ０ ＷＨＩＬＥ ＴＲＵＥ Ｌ２： ＡＬＴ １ｄｗ １ ０ １ ｍｉｌｅ ？ ＡＮＹ １ｄｖ ０ ４ ０ ｏｐｒ ｅｑｚ １３ １ ｊｎｚ １３ ９ ９ １ｄｗ １ ０ １ ｏｐｒ ｓｙｎｃ １３ １１ １ｄｗ １ ０ １ ｏｐｒ ｓｙｎｃ １３ １１ １ｄｗ ０ ０ ０ ｍｉｌｅｓ：＝ｍｉｌｅｓ＋１ ａｄｌ １ ７ １ ｓｔｗ ０ １ ０ ｐｆｉｘ １４ １ ｊ Ｌ４ ８ ０ 命令シーケンス（続き） ＯＣＣＡＭによるプログラム（続き） 機 能 コード データ Ｌ３： １ｄｗ ２ ０ ２ ｆｕｅｌ ？ ＡＮＹ １ｄｖ ０ ４ ０ ｏｐｒ ｅｑｚ １３ １ ｊｎｚ Ｌ４ ９ １２ １ｄｗ ２ ０ ２ ｏｐｒ ｓｙｎｃ １３ １１ １ｄｗ ２ ０ ２ ｏｐｒ ｓｙｎｃ １３ １１ ＳＥＱ １ｄｗ ３ ０ ３ consumption ！ miles １ｄｗ ０ ０ ０ ｓｔｖ １ ５ １ ｏｐｒ ｓｙｎｃ １３ １１ １ｄｗ ３ ０ ３ ｏｐｒ ｓｙｎｃ １３ １１ １ｄｌ ０ ６ ０ miles ：＝０ ｓｔｗ ０ １ ０ Ｌ４： ｏｐｒ ｐａｕｓｅ １３ ９ ｎｆｉｘ １５ １ ｊ Ｌ２ ８ ０異なるマイクロコンピュータ上のプロセス間の通信 相互に接続されたマイクロコンピュータのネットワーク
が図１１に示されている。図１１には４台のマイクロコ
ンピュータが示されている。このネットワークは要求に
応じて二次元または三次元に拡張できることがわかるで
あろう。各マイクロコンピュータの構造は類似してお
り、２本の一方向ワイヤ１８５，１８６により別のマイ
クロコンピュータの直列リンクに相互に接続される。各
ワイヤ１８５，１８６は１台のマイクロコンピュータの
出力ピン２７と、他の１台のマイクロコンピュータの入
力ピン２６の間に接続される。ワイヤ１８５，１８６は
それら２本のピンとピンの間の接続だけに使用されるの
であって、他のマイクロコンピュータまたはメモリとの
接続に共用されるものではない。種々のマイクロコンピ
ュータの間の通信は、同一の同期オペレーション・シー
ケンスを用いて全体として類似のやり方で行われる。こ
れについては図２、１１、１２、１３を参照して説明す
る。チャネル４０（図２）の代りに、直列リンクは入力
チャネル４５と出力チャネル４６を有する。各チャネル
はプロセス・レジスタ４７とデータ・レジスタ４８より
成る。それらのレジスタはメモリ・チャネル４０〜４３
のための語場所と同じやり方でアドレスできる。しか
し、それらのレジスタは制御ロジック５０により動作さ
せられる。この制御ロジックについては図１５、１６を
参照して説明することにする。

【０１１２】２台のマイクロコンピュータの間の直列リ
ンクを通じてデータが送られる時は、そのデータは図１
３ａ、１３ｂに示されているようなパケットの形で直列
に送られる一連のデータ列の形をとる。データパケット
は図１３ａに示すような形を有し、出力ピン２７により
入力ピン２６へ送られる。データパケットは値が１であ
る２つの連続するビットで始まり、その後に１６個のデ
ータ・ビットが続き、値が０のストップ・ビットで終
る。図１３ｂに示されている確認応答パケットが、デー
タパケットを受けるマイクロコンピュータの出力ピン２
７から、データパケットを送るマイクロコンピュータの
入力ピン２６へ送られる。確認応答パケットは値が０の
スタート・ビットと、その後に続く値が０のストップ・
ビットより成る。各直列リンクの出力制御ロジックは、
各出力ピン２７がデータパケットまたは確認応答パケッ
トを送らない時に値が０のビットを連続して送るように
出力ピン２７を構成するから、入力ピン２６がパケット
の１スタート・ビットを受けるまでは入力制御ロジック
は入力ピン２６上の全ての信号を無視する。

【０１１３】入力チャネルまたは出力チャネルのプロセ
ス・レジスタがプロセスの作業域ポインタを保持してい
る時は、ＣＰＵ１２がプロセスの作業域ポインタを実行
を待っているリストに加え合わせることによりそのプロ
セスをスケジュールするように、制御ロジック５０は要
求（入力要求または出力要求と呼ばれる）を発生してＣ
ＰＵ１２へ与えることができる。同期ロジック１０は、
直列リンクからの各要求信号を調べるためにＣＰＵ１２
により使用されるセレクタを発生する。“ｗａｉｔ”手
続の実行によりアクティブ・プロセスがスケジュールか
ら外された時は、直列リンクからの要求があるかどうか
をＣＰＵ１２は調べる。もしいくつかの外部要求があれ
ば、ＣＰＵ１２はリスト上の次のプロセスを実行する前
に、それらの要求の全てを順次サービスする。その要求
を発生したチャネルのプロセス・レジスタに保持されて
いるプロセスをスケジューリングすることによりＣＰＵ
１２は要求をサービスし、プロセス・レジスタ４７を零
にリセットする。リンク２５内の入力チャネルまたは出
力チャネルのプロセス・レジスタ４７は、そのチャネル
が通信を実行する用意ができた時に、特殊な値ＲＥＡＤ
Ｙを含む。同期オペレーションは手続“ｒｕｎ”を行わ
せる。その手続“ｒｕｎ”により特殊な値ＲＥＡＤＹを
検出し、あるプロセスをスケジューリングする代りに、
リンク内の制御ロジック５０の動作を停止させる。リン
ク内の制御ロジックはチャネル上で同期オペレーション
を実行できる。その同期オペレーションはチャネルのプ
ロセス場所をテストする。値が零であるとすると、それ
はその値を特殊な値ＲＥＡＤＹで置き換え、プロセス・
レジスタ上のプロセスによりひき起される同期オペレー
ションがその値を零にリセットするまで待つ。そうでな
ければ、前記したようにプロセス・レジスタ内のプロセ
スをスケジュールするためにそれはＣＰＵ１２のための
要求を発生し、それからＣＰＵ１２はプロセス・レジス
タの値を零にリセットする。その結果、別のプロセスに
同期させるために同期オペレーションが用いられるのと
同じやり方で、プロセスは制御ロジック５０に同期させ
るために同期オペレーションを使用できる。

【０１１４】リンク２５内の出力制御ロジック５０は、
出力チャネル内のプロセス・レジスタを用いてプロセス
との同期をまずとり、それから出力チャネル内のデータ
・レジスタからのデータパケット中のデータを出力ピン
２７（図２、１１）を通じて送り、入力ピン２６上で確
認応答パケット信号を待ち、それから出力チャネル内の
プロセス・レジスタを再び用いてプロセスに同期させ
る。出力制御ロジックはこのオペレーションをくり返え
し実行する。リンク内の入力制御ロジックは入力ピン２
６からのデータが入力チャネル内のデータ・レジスタに
到達することをまず待ち、それから入力チャネル内のプ
ロセス・レジスタを用いてプロセスに同期させ、次に入
力チャネル内のプロセス・レジスタを用いてプロセスに
再び同期させ、それから確認応答パケット信号を出力ピ
ン２７へ送る。入力制御ロジックはこのオペレーション
をくり返えし実行する。

【０１１５】以下の説明においては、図１１に示されて
いるマイクロコンピュータ１により動作させられるプロ
セスｘがデータを直列リンクを介して、マイクロコンピ
ュータ２により動作させられるプロセスｙへ出力するこ
とを望んでいると仮定する。この出力を行うために、プ
ロセスｘは出力すべきデータを出力チャネルのデータ・
レジスタ１８７に格納し、プロセス・レジスタ１８８で
同期オペレーションを実行して、ピン２７を介してのデ
ータの伝送を直列リンクに開始させる。それからプロセ
スは同じプロセス・レジスタ１８８について別の同期オ
ペレーションを実行して、マイクロコンピュータ１の入
力ピン２６を介して確認応答パケットが受けられるまで
待つ。確認応答パケットは、マイクロコンピュータ２に
より動作させられるプロセスｙがデータを入力したこと
を意味する。入力するために、プロセッサｙはマイクロ
コンピュータ２の入力チャネルのプロセス・レジスタ１
８９について同期オペレーションの実行して、データ・
パケットがマイクロコンピュータ２のピン２６から到達
することを待つ。それからプロセスｙはデータ・レジス
タ１９０からデータをとり、別の同期オペレーションを
実行して、マイクロコンピュータ２の出力ピン２７から
確認応答信号を送信させる。

【０１１６】図１２は、プロセスｘとｙが直列リンクを
介して通信する時に起る典型的なオペレーション・シー
ケンス中におけるプロセス・レジスタ１８８，１８９の
内容を順次示するものである。参照番号１８８ａ〜１８
８ｅ，１８９ａ〜１８９ｅはそれぞれプロセス・レジス
タ１８８，１８９の内容の引き続状態を表すものであ
る。最初に、プロセスｘはマイクロコンピュータ１の出
力チャネルをアドレスし、出力すべきデータをデータ・
レジスタ１８７にロードし、出力プロセス・レジスタ１
８８について同期オペレーションを行う。直列リンクが
出力を発する用意が整っていることを示す特殊な値ＲＥ
ＡＤＹ １８８ａをプロセス・レジスタ１８８が含んで
いると仮定すると、同期オペレーションによりプロセス
・レジスタ１８８の値が零（ＮＩＬ）１８８ｂにリセッ
トされる。その結果、制御ロジックはデータ・レジスタ
１８７からのデータを、１本のワイヤ接続１８５を介し
てマイクロコンピュータ２の入力データ・レジスタ１９
０へ送らせる。プロセスｙが入力をまだ待っていないと
すると、マイクロコンピュータ２内の制御ロジックがプ
ロセス・レジスタ１８９の値をＮＩＬ １８９ａからＲ
ＥＡＤＹ １８９ｂへ変えて、データが受けられること
を示す。次に、プロセスｙがプロセス・レジスタ１８９
について同期オペレーションを行う。そうするとプロセ
ス・レジスタ１８９の値がＲＥＡＤ １８９ｂからＮＩ
Ｌ １８９ｃに変えられる。マイクロコンピュータ２が
確認応答信号をマイクロコンピュータ１へ送り用意が整
っていると仮定すると、制御ロジックはプロセス・レジ
スタ１８９の値をＲＥＡＤＹ １８９ｄへ戻す。それか
らプロセスｙは入力チャネルのデータ・レジスタ１９０
からのデータをとり、プロセス・レジスタ１８９につい
て別の同期オペレーションを実行する。そうするとプロ
セス・レジスタ１８９がＮＩＬ １８９ｅにリセットさ
れる。その結果、制御ロジックは確認応答信号を１つの
ワイヤ接続１８６を介して送る。この確認応答信号は、
プロセスｘを動作させるマイクロコンピュータ１の入力
ピン２６により受けられる。確認応答信号を受ける前に
プロセスｘが第２の同期オペレーションを実行すると仮
定すると、プロセスｘは手続“ｗａｉｔ”によりスケジ
ュールから外され、それの作業域ポインタがプロセス・
レジスタ１８８（１８８ｃ）に格納される。確認応答パ
ケットが受けられると、直列リンクの制御ロジックが、
プロセスｘをスケジュールすることをマイクロコンピュ
ータ１のＣＰＵに求める要求を発生し、プロセス・レジ
スタをリセットする。この要求は、現在のプロセスがス
ケジュールから外されるとマイクロコンピュータ１のＣ
ＰＵにより直ちにサービスされ、ＣＰＵはプロセスｘを
リストの末尾に加えて、プロセス・レジスタをＮＩＬ
（１８８ｄ）にリセットする。そうすると制御ロジック
はプロセス・レジスタをＲＥＡＤＹ（１８８ｅ）にリセ
ットすることにより、リンクが更に出力する用意が整っ
たことを示す。そのために直列リンクは、図１２のシー
ケンスに示されているように、通信が行われる前と同様
になって、次の通信を行う用意を整える。

【０１１７】図１４は、図１１を参照して先に説明した
プロセスの２つのマイクロコンピュータについての動作
を示す。しかし、この場合には、回転数を数えるための
作業域１７１がマイクロコンピュータ１９１にあり、距
離をカウントするための作業域１７２は別のマイクロコ
ンピュータ１９２にある。それらのマイクロコンピュー
タ１９１，１９２はそれぞれの直列リンク２５により相
互に接続される。チャネル“ｍｉｌｅ”１７６ａがマイ
クロコンピュータの１９１の直列リンクの出力チャネル
を形成し、チャネル“ｍｉｌｅ”１７６ｂがマイクロコ
ンピュータ１９２の直列リンクの入力チャネルを形成す
る。

【０１１８】図１４において２つのプロセスを動作させ
るために使用される命令シーケンスとプログラムは、各
プロセスにより使用されるチャネル“ｍｉｌｅ”のアド
レスが、メモリ内のチャネルではなくて直列リンクのチ
ャネルのアドレスであることを除き、図１０を参照して
説明したものに全体として類似する。

【０１１９】リンク制御ロジックについての説明 次に、図１５、１６を参照して、直列リンクの入力チャ
ネルと出力チャネル用の制御ロジック５０（図２）につ
いて詳しく説明する。図１５は出力チャネル４６用の制
御ロジックを示し、図１６は入力チャネル４５用の制御
ロジックを示す。

【０１２０】出力するために、リンクの制御ロジック５
０（図２）が出力プロセス・レジスタ４７を用いてプロ
セスにまず同期してから、出力データ・レジスタ４８か
らのデータをピン２７へ送り、それからピン２６からの
確認応答信号を待ち、次に出力プロセス・レジスタ４７
を再び用いてプロセスに同期する。制御ロジック５０は
このオペレーションをくり返えし行う。

【０１２１】入力するために、リンクの制御ロジック５
０（図２）は、入力ピン２６からデータが到達すること
をまず待ち、そのデータを入力データ・レジスタ４８へ
送り、それから入力プロセス・レジスタ４７（図１６）
を用いてプロセスと同期し、次に入力プロセス・レジス
タを用いてプロセスと再び同期し、その後で確認応答信
号をピン２７へ送る。制御ロジック５０はこのオペレー
ションをくり返えし行う。

【０１２２】出力と入力のプロセス・レジスタ４７によ
りとられる値は、プロセスも制御ロジックも同期を待っ
ていないことを示すＮＩＬと、制御ロジックが同期を待
っていることを示すＲＥＡＤＹのことがあり、あるいは
同期を待っているプロセスの作業域ポインタとすること
もできる。

【０１２３】リンクにおいては、各プロセス・レジスタ
４７と各データ・レジスタ４６がアドレス・デコーダ１
９３を介してバス１６へ接続される。バス１６はアドレ
ス・データおよび制御のための信号線を含む。制御には
“ｗｒｉｔｅ”信号と、“ｒｅａｄ”信号と、“ｂｕｓ
ｙ”信号とを含む。“ｂｕｓｙ”信号はＣＰＵとリンク
制御ロジックが、プロセス・レジスタの値を同時に変え
ようとしないようにするために用いられる。

【０１２４】リンク内の各プロセス・レジスタ４７は、
プロセス・レジスタ内の値がＲＥＡＤＹ，ＮＩＬまたは
作業域ポインタのいずれであるかを調べるためのロジッ
ク１９４を含む。

【０１２５】出力データ・レジスタ４８（図１５）はア
ンドゲート１９５とオアゲート１９６を介して出力ピン
２７に接続される。入力データ・レジスタ４８（図１
６）が入力ピン２６に直結される。

【０１２６】リンク内の各プロセス・レジスタには要求
ラッチ１９７が組合わされる。ＣＰＵがＷＡＩＴ手続を
実行する時は、全ての要求ラッチの状態が常にテストさ
れる。ある要求ラッチがセットされたとすると、対応す
るプロセス・レジスタに保持されている作業域ポインタ
を有するプロセスが、それの作業域ポインタをリストの
末尾に加えることによりスケジュールされる。ＣＰＵが
プロセス・レジスタに書き込む時には要求ラッチは常に
クリアされる。

【０１２７】このリンクを介して行われるデータの入力
と出力は４状態マシン２８２，２８３，２８４，２８５
により制御される。各状態マシンは現在の状態を保持す
るための状態レジスタと、プログラム可能なロジック・
アレイとより成る。このプログラム可能なロジック・ア
レイは状態レジスタの値と、状態マシンへの入力信号と
に応答して出力信号の所定のパターンと、状態レジスタ
のための新しい値を発生する。リンクを通って送られる
ビットをカウントするためにカウンタ２８６が用いら
れ、リンクを通って受けられるビットをカウントするた
めに別のカウンタ２８７が用いられる。

【０１２８】入力および出力のチャネル制御器とデータ
状態マシンは下記のような入力と出力を有する。入力ま
たは出力の名称は信号の目的を示すものである。

【０１２９】 出力制御状態マシン２８５ （図１５） 参照番号 信 号 名 目 的 入力： ２００ Ｍｂｕｓｙ メモリバス使用中 ２０１ Ｒｅｓｅｔ Transputerリセット ２０２ Ｐｒｅｇｒｅａｄｙ プロセス・レジスタ＝ＲＥＡＤＹ ２０３ Ｐｒｅｇｎｉｌ プロセス・レジスタ＝ＮＩＬ ２０４ Ｐｒｅｇｗｐｔｒ プロセス・レジスタが作業域ポインタ ^{を保持する} ２０５ Ｄａｔａｇｏｎｅ 出力データ・レジスタから送られる ^データ ２６４ Ａｃｋｒｅａｄｙ 入力状態マシンにより受けられる ^確認応答 出力： ２１０ Ｓｅｔｒｅｑｕｅｓｔ ＣＰＵ要求セット ２１１ Ｄａｔａｇｏ データ伝送開始 ２１２ ＳｅｔＰｒｅｇｒｅａｄｙ プロセス・レジスタをREADY にセット ２１３ ＳｅｔＰｒｅｇｎｉｌ プロセス・レジスタをＮＩＬにセット ２６５ Ａｃｋｔａｋｅｎ 確認応答の受信確認 出力データ状態マシン２８４ （図１５） 参照番号 信 号 名 目 的 入 力 ２０１ Ｒｅｓｅｔ Transputerリセット ２１１ Ｄａｔａｇｏ データ伝送開始 ２２０ Ｃｏｕｎｔｚｅｒｏ ビット・カウントが零か否かの判定 ２６１ Ａｃｋｇｏ 確認応答伝送開始 出 力 ２２１ Ｌｏａｄｃｏｕｎｔ ビット・カウンタを伝送すべきビットの数に ^{セットする} ２２２ Ｄｅｃｃｏｕｎｔ ビット・カウントを１だけ減少させる ２２３ Ｏｎｅｏｕｔ 出力ピンを１にセットする ２２４ Ｄａｔａｏｕｔ 出力ピンをシフトレジスタの最下位ビットに ^{セットする} ２２５ Ｓｈｉｆｔｏｕｔ データ・レジスタを１つの位だけ桁送りする ２０５ Ｄａｔａｇｏｎｅ データ伝送終了 ２６０ Ａｃｋｇｏｎｅ 確認応答の伝送終了 入力チャネル制御状態マシン２８３ （図１６） 参照番号 信 号 名 目 的 入力： ２００ Ｍｂｕｓｙ メモリバス使用中 ２０１ Ｒｅｓｅｔ Transputerリセット ２６２ ＤａｔａＲｅａｄｙ ピンから受けたデータ ２４２ Ｐｒｅｇｒｅａｄｙ プロセス・レジスタ＝ＲＥＡＤＹ ２４３ Ｐｒｅｇｎｉｌ プロセス・レジスタ＝ＮＩＬ ２４４ Ｐｒｅｇｗｐｔｒ プロセス・レジスタが作業域ポインタ ^{を保持する} ２６０ Ａｃｋｇｏｎｅ 確認応答伝送終了 出力： ２２０ Ｓｅｔｒｅｑｕｅｓｔ ｃｐｕ要求セット ２２２ ＳｅｔＰｒｅｇｒｅａｄｙ プロセス・レジスタをREADY にセット ２２３ ＳｅｔＰｒｅｇｎｉｌ プロセス・レジスタをＮＩＬにセット ２６１ Ａｃｋｇｏ 確認応答の伝送開始 ２６３ Ｄａｔａｔａｋｅｎ データ受信確認 入力データ状態マシン２８２ （図１６） 参照番号 信 号 名 目 的 入力： ２０１ Ｒｅｓｅｔ Transputerリセット ２３０ Ｄａｔａｉｎ ピンからのデータ ２３１ Ｃｏｕｎｔｚｅｒｏ ビット・カウントが零か否か判定 出力： ２４０ Ｌｏａｄｃｏｕｎｔ ビット・カウンタを受けるべきビットの ^{数にセット} ２４１ Ｄｅｃｃｏｕｎｔ ビット・カウンタを１だけ減少 ２４４ Ｓｈｉｆｔｉｎ データ・レジスタを１つの位だけ桁送り ^{し、ピンから最下位ビットをとる} ２４５ Ｓｅｔｄａｔａｒｅａｄｙ データ受信終了 ２４６ Ｓｅｔａｃｋｒｅａｄｙ 確認応答受信終了 各状態マシンのシーケンスについて、各マシンの現在の
状態、次の状態、入力、出力について以下に説明する。

【０１３０】どのような状態においても、「出力」欄に
記載されている出力は１で、他の出力は０である。「入
力」欄に記載されている入力を除き、全ての入力は無視
される。記号＼／，／＼およびΔはそれぞれブール代数
の演算のａｎｄ，ｏｒ，ｎｏｔを示すものである。

【０１３１】 出力制御状態マシン２８５ 状態 入力 出力 次の状態 any Reset SetPregnil sync1 sync1 Mbusy - sync1 sync1 （ΔMbusy)／＼Pregnil SetPregready syncreq1 sync1 （ΔMbusy)／＼Pregwptr Setrequest syncreq1 syncreq1 ΔPregnil - syncreq1 syncreq1 Pregnil - send1 send1 ΔDatagone Datago send1 send1 Datagone - send2 send2 Datagone - send2 send2 ΔDatagone - waitack1 waitack1 ΔAckready - waitack1 waitack1 Ackready - waitack2 waitack2 Ackready Acktaken waitack2 waitack2 ΔAckready - sync2 sync2 Mbusy - sync2 sync2 （ΔMbusy)／＼Pregnil SetPregready syncreq2 sync2 （ΔMbusy)／＼Pregwptr Setrequest syncreq2 syncreq2 ΔPregnil - syncreq2 syncreq2 Pregnil - sync1 出力データ状態マシン２８４ 状態 入力 出力 次の状態 any Reset - idle idle （ΔDatago）／＼（ΔAckgo) - idle idle Ackgo Oneout ackflag idle （ΔAckgo)／＼Datago Oneout dataflag ackflag - - ackend dataflag - Oneout databits LoadCount databits ΔCountzero DecCount databits Shiftout Dataout databits Countzero - dataend dataend Datago Datagone dataend dataend ΔDatago - idle ackend Ackgo Ackgone ackend ackend ΔAckgo - idle 入力制御状態マシン２８３ 状態 入力 出力 次の状態 any Reset SetPregnil receive1 receive1 ΔDataready - receive1 receive1 Dataready - sync1 sync1 Mbusy - sync1 sync1 （ΔMbusy)／＼Pregnil SetPregready syncreq1 sync1 （ΔMbusy)／＼Pregwptr Setrequest syncreq1 syncreq1 ΔPregnil - syncreq1 syncreq1 Pregnil - sync2 sync2 Mbusy - sync2 sync2 （ΔMbusy)／＼Pregnil SetPregready syncreq2 sync2 （ΔMbusy)／＼Pregwptr Setrequest syncreq2 syncreq2 ΔPregnil - syncreq2 syncreq2 Pregnil - receive2 receive2 Dataready Datataken receive2 receive2 ΔDataready - acksend1 acksend1 ΔAckgone Ackgo acksend1 acksend1 Ackgone - acksend2 acksend2 Ackgone - acksend2 acksend2 ΔAckgone - recieve1 入力データ状態マシン２８２ 状態 入力 出力 次の状態 any Reset - idle idle ΔDatain - idle idle Datain - start start ΔDatain SetAckready idle start Datain LoadCount databits databits ΔCountzero Shiftin databits DataCount databits Countzero Shiftin dataend dataend - SetDataready idle 図１６に示すように、入力制御ロジックは、入力データ
状態マシン２８２の出力端子２４６に接続されるフリッ
プフロップ２８０を含む。別のフリップフロップ２８１
が入力データ状態マシン２８２の出力端子２４５に接続
される。両方の制御状態マシンはクロック２８から与え
られるクロックパルスにより制御される。リンクのある
ものに対して、両方のデータ状態マシンはクロック２８
からのクロックパルスによっても制御される。図１５、
１６に示すリンクに対しては、データ状態マシンは、ク
ロック２８に対して位相が関係するクロック２２からの
クロックパルスにより制御される。クロック２２はこの
リンクを低速で動作させることができる。動作させられ
るマイクロコンピュータ・ネットワークの種類に応じて
効率を最高にするために、２種類のクロック周波数を得
ることができる。マイクロコンピュータが近接して群に
まとめられると、それらのコンピュータの間の通信はよ
り高速で行うことができる。その場合には、より高いク
ロック周波数を使用できる。マイクロコンピュータが遠
く離れて配置され、低速動作を必要とする場合には、満
足できる通信を確保するために低いクロック周波数を使
用できる。

【０１３２】入力チャネルと出力チャネルにおいて、制
御状態マシンはプロセス・レジスタ４７の内容をモニタ
し、適切であればラッチ１９７をセットすることにより
ＣＰＵ要求を線１９９に生ずる。

【０１３３】出力制御状態マシン２８５は出力プロセス
・レジスタ４７を用いてまずプロセスに同期させる。そ
れらか、マシン２８５は“ｄａｔａｇｏ”信号２１１を
用いて出力データ状態マシン２８２に、出力データ・レ
ジスタ４８内のデータをピン２７を通じて出力させる。
出力データ状態マシン２８４は図１３ａを参照して説明
したようにしてデータを送り出し、カウンタ２８６内の
カウントがなくなるまでレジスタ４８内のデータを桁送
りする。カウンタ４８内のカウントがなくなると、それ
は“ｄａｔａｇｏｎｅ”信号２０５を出力状態マシンへ
戻して、データの転送が終了したこと、および“ｄａｔ
ａｇｏ”信号を除去すべきことを示す。それから、出力
制御状態マシンはラッチ２８０からの“ａｃｋｒｅａｄ
ｙ”信号２６４を待ち、入力データ状態マシン２８２
が、図１３ｂに示されている確認応答パケットをピン２
６から受けたことを示す。“ａｃｋｒｅａｄｙ”信号２
６４に応答して、出力制御状態マシンは“ａｃｋｔａｋ
ｅｎ”信号２６５を出力する。その信号はラッチ２８０
をリセットする。そうすると出力制御ロジックは出力プ
ロセス・レジスタ４７を用いて出力プロセスに再び同期
させる。

【０１３４】リンクの他の端にあるマイクロコンピュー
タの入力データ状態マシン２８２は、入力ピン２６に現
われる“ａｔａｒｔｂｉｔ”を待つ。データ・パケット
が検出されると、そのマイクロコンピュータの入力デー
タ状態マシン２８２が、適切な数のビットが受けられた
ことをカウンタ２８７が示すまで、データをデータ・シ
フトレジスタ４８へ桁送りし、それから「データを受け
る」ラッチ２８１をセットする。入力制御状態マシン２
８３は“ｄａｔａｒｅａｄｙ”信号２６２を検出し、そ
れに応答してラッチ２８１をセットする。それから、そ
れは入力プロセス・レジスタ４７を用いて入力プロセス
に同期する。その後で、それはプロセス・レジスタ４７
を用いて入力プロセスに再び同期し、プロセスがデータ
・レジスタ４８からデータを得たことを確認し、次に
“ａｃｋｇｏ”信号２６１を用いて出力データ状態マシ
ンに確認応答パケットをピン２７を介して送らせる。出
力データ状態マシン２８４をデータを送らない時は、そ
のマシンはスタート・ビットとストップ・ビットを発生
する。それらのビットは確認応答パケット（図１３ａ）
を構成する。マイクロコンピュータのデータ・パケット
を送った入力データ状態マシン２８２は確認応答パケッ
トを検出し、「確認応答を受けた」ラッチ２８０をセッ
トする。前記したように、送信マイクロコンピュータの
出力制御状態マシン２８５はこれを待っており、その信
号を検出するとラッチ２８０をリセットして第２の同期
オペレーションを行う。出力リンクと入力リンクの両方
におけるリンク・ロジックの状態は、次の送信の用意が
整うように、いまは通信が行われた以前と同じである。

【０１３５】チップとメモリの形成 先に説明したように、本発明のマイクロコンピュータは
チップ（集積回路装置）上に外部メモリなしでマイクロ
コンピュータを動作させることができる十分なメモリを
ＲＡＭの形で有するからとくに有利である。もっとも、
要求があれば外部メモリを使用することもできる。プロ
セッサが形成されているチップ上に適切なメモリを形成
するのに十分なスペースをとることはいろいろと問題が
ある。各メモリセルに必要な面積をできるだけ小さく
し、同じチップ上のプロセッサのような同期しないで動
作している回路からのＲＡＭへのノイズ妨害を減少させ
ると同時に、何枚かのシリコンチップから許容できるマ
イクロコンピュータを、とくに、チップ上に作られる最
大で最高の集積密度の部品であるメモリを満足できる歩
留りで製造することが必要である。

【０１３６】各メモリの必要とするチップ面積を小さく
するために、本発明のこの実施例では、より一般的なデ
プリーション（depletion ）形トランジスタ負荷または
相補プルアップ・トランジスタではなく、高インピーダ
ンス抵抗負荷を用いる静的セル（ＳＲＡＭ）を用いる。
この実施例で用いる製造技術は高抵抗率の多結晶シリコ
ンの膜を用いる。その多結晶シリコン中に抵抗負荷が形
成される。メモリは３２ＫビットのＳＲＡＭで構成でき
る。ＳＲＡＭの各セルは、多結晶シリコン膜内に形成さ
れるゲートを有するトランジスタより成る。トランジス
タのゲートと抵抗負荷は同じ多結晶シリコン膜内に、ま
たは異なる多結晶シリコン膜内に形成できる。

【０１３７】抵抗負荷ＳＲＡＭはそれが形成されている
シリコン材料内に入りこむ電気的ノイズから妨害を受け
やすく、また、存在することがある少数キャリヤにより
内蔵データがつぶされることが起り得る。チップ上の他
の回路により発生されるノイズと、チップ上の他の回路
から注入された少数キャリヤとからＳＲＡＭを遮へいす
るために、ＳＲＡＭは図１７に示すようにシリコンの電
気的に分離された領域に形成される。ｎチャネル基板３
００に別々のｐ形井戸３０１，３０２が形成される。Ｒ
ＡＭセルが、ＲＡＭアレイをｐ形井戸３０１の内部に配
置することにより、他の回路および関連する基板ノイズ
から分離される。これによりＲＡＭセルは、井戸と基準
の間の電位障壁により基板中に発生された少数キャリヤ
から分離され、井戸の中で発生された少数キャリヤは基
板中に集められる確率が高い。図１７で、ＲＡＭアレイ
はｐ形の井戸３０１の中に配置されたｎチャネル・アレ
イである。周辺回路のｎチャネル・トランジスタを別の
ｐ形井戸３０２の中に入れることにより、それらのｎチ
ャネル・トランジスタはＲＡＭアレイから分離される。

【０１３８】この技術はＭＯＳまたはｐ形井戸ＣＭＯＳ
製造技術と完全に両立する。ここで説明している例にお
いてはｐ形井戸のＣＭＯＳが用いられ、周辺回路のどの
ｎチャネル・トランジスタもｎ形基板の上に置かれて、
井戸と基板の間の電位障壁によりＲＡＭアレイから分離
される。メモリ・アレイを含んでいる各井戸は接地金属
により囲まれる。その接地金属は高濃度にドープされた
ｐ形領域を介して周囲のメモリ・アレイ井戸に接触す
る。メモリ・アレイ内には、各セル対ごとに、井戸を介
して接地されるｐ形拡散領域が存在する。基板のバイア
スは不要である。

【０１３９】シリコンチップからの製品の歩留りを高く
するためにメモリに冗長性が与えられる。メモリは行デ
コーダと列デコーダによりそれぞれアクセスできる行と
列に分けられる。正常な行と正常な列に加えて、いくつ
かの冗長行と冗長列が設けられるとともに、それら予備
の行と列のために予備の行デコーダと列デコーダが設け
られる。予備の行デコーダと列デコーダは、試験中に欠
陥のあることがわかった行または列を、たとえばレーザ
で開回路にできるように、ヒューズを含む。レーザによ
りヒューズがとばされて、欠陥であることが判明した列
または行の検出器を動作不能とし、欠陥である列または
行のアドレスで予備の適切な列デコーダまたは行デコー
ダをプログラミングすることにより、予備の列または行
を使用可能な位置に置くことができる。

【０１４０】ｎ形井戸ＣＭＯＳ製造技術を使用できるよ
うにするために、以下に説明する別の分離技術を採用で
きる。図１８を参照して、低抵抗率のｐ形基板４０５の
上に高抵抗率のｐ形エピタキシャル層が形成される。

【０１４１】セルアレイはこのエピタキシャル層の領域
４０１の中に形成され、高濃度に拡散されたｎ形井戸４
０２により完全に囲まれる。領域４０３内の他の回路に
より発生された少数キャリヤはｎ形井戸４０２へひき寄
せられ、そこで無害な多数キャリヤになり、または高濃
度にドープされているｐ形基板４０５において再結合す
る。ｐチャネル・トランジスタがｎ形井戸４０４の中に
置かれ、そこで壁と基板の間の電位障壁により少数キャ
リヤは分離される。

【０１４２】付 加 事 項 本発明は以上説明した実施例に限定されるものではな
い。たとえば、図２に示した直列リンクは別々のプロセ
ス・レジスタ４７を有するが、レジスタ４７により与え
られる機能は、ＲＡＭ１９内のメモリ場所により行うこ
とができる。この場合には、機能している直列リンクを
ＣＰＵは識別できなければならず、これは各直列リンク
の各チャネルを図２の同期ロジックへ別々に接続するこ
とにより構成できる。

【０１４３】１組のデータ・レジスタとバスのセットが
図３に示されており、ある場合には１台のマイクロコン
ピュータにそのようなセットを含ませることが望まし
く、または１台のマイクロコンピュータに２つのＣＰＵ
を有することも望ましいことがある。

【０１４４】オペランドの長さを変えるためにｐｆｉｘ
とｎｆｉｘの機能を用いる前記原理は任意の語長のマイ
クロコンピュータに応用できる。本発明は、１６ビット
語で動作するマシンに限定されるのでもなければ、１６
ビット・オペランド・レジスタに限定されるのでもな
く、たとえば、８ビットあるいは８ビットの整数倍の語
長を有するプロセッサはそれらの命令を使用できる。本
発明は３２ビット語マイクロコンピュータにとくに応用
できる。

【０１４５】ＣＰＵは、ＡレジスタとＢレジスタに加え
て、ＣＲＥＧまたはＤＲＥＧのような別のレジスタを評
価スタック内に含むことができる。そうすると、付加レ
ジスタを使用できるようにある機能とオペレーションを
変更できる。たとえば、 Ａｒｅｇ：＝ＢｒｅｇをＳＥＱ Ａｒｅｇ：＝Ｂｒｅｇ Ｂｒｅｇ：＝Ｃｒｅｇ Ｃｒｅｇ：＝Ｄｒｅｇ により置き換えることができる。 Ｂｒｅｇ：＝ＡｒｅｇをＳＥＱ Ｄｒｅｇ：＝Ｃｒｅｇ Ｃｒｅｇ：＝Ｂｒｅｇ Ｂｒｅｇ：＝Ａｒｅｇ で置き換えることができる。

【０１４６】もちろん、他の機能またはオペレーション
を付加して余分のレジスタを利用できるようにすること
もできる。図３を参照して説明した実施例はＡレジスタ
とＢレジスタのみを含んでいるが、本発明の好適な実施
例においては、スタック内に３個のレジスタが用いられ
る。

【０１４７】以上の説明において、機能セットは、間接
機能“ｏｐｅｒａｔｅ”の使用により選択できるオペレ
ーションの拡張可能なリストが続く複数の機能を機能セ
ットはリストにまとめる。あらゆる場合に、それらの機
能とオペレーションは、マイクロコンピュータを動作さ
せるために有用な命令のフォームと考えらることができ
る。しかし、図５に示されているような固定フォーマッ
トの「命令」に対して述べた利点を得るために、機能と
オペレーションとのセットを主機能（直接機能と、プレ
フィクシング機能と、間接機能とより成る）セットと、
二次命令（間接機能の使用により選択できるオペレーシ
ョンより成る）のセットと考えることができる。効率を
最高にするために、最も一般的に使用される主命令は、
図５に示されている命令フォーマットの４ビットだけを
必要とし、したがって、オペランド・レジスタ６５にロ
ードさせるために使用でき、かつ命令のためのオペラン
ドとして使用される。一般的に用いられる度合の低い第
２の命令に対しては、求められた命令を識別するために
図５に示されている全部で８ビットの命令フォーマット
を必要とする。したがって、図５に示されている固定フ
ォーマット命令によりデータに第２の命令を伴うことは
できず、したがって、第２の命令はオペランド・レジス
タ６５以外のレジスタに保持されているデータで動作す
る。

【０１４８】図４に示す命令フォーマットは半分に分け
られた８ビットを含むが、他のビット長を使用できるこ
と、機能とデータに分けても２つの部分のビット長が必
ずしも等しくなるものではないことがわかるであろう。

【０１４９】以上説明した本発明は、マイクロコンピュ
ータの効率とスループットを劇的に向上させる組合せを
提供するものである。一定フォーマットの命令を用い、
最もよく用いられる機能は直接利用でき、かつ他の機能
は間接的に利用できるような機能セットを有し、プロセ
スの間の通信とプロセス間の同期のために構成し、マイ
クロコンピュータ間の点−点通信を行えるようにし、各
マイクロコンピュータのチップと同じチップ上にメモリ
を設けることにより、本発明の種々の面によるマイクロ
コンピュータは１秒間に１０００万個の命令を処理する
速度を達成できる。わずかに約２５．４×５０．８ｃｍ
（１０×２０インチ）のボードに納められるアレイが１
００万命令／秒の速度を達成できるのである。ＯＣＣＡ
Ｍ（商標）を用いるとＴｒａｎｓｐｕｔｅｒ（商標）マ
イクロコンピュータ・アレイは、たとえばＰＡＳＣＡＬ
を用いるモトローラ（Motorola）６８０００より２桁も
高速である。ＯＣＣＡＭでプログラムされた１台のＴｒ
ａｎｓｐｕｔｅｒは、ＰＡＳＣＡＬを用いる１台の６８
０００マイクロコンピュータより約２〜３倍速い。先行
技術においては、マイクロコンピュータがアレイ状に加
え合わされると、性能の向上率はプロセッサ数の増加と
ともにしだいに低下するが、本発明のマイクロコンピュ
ータを用いると、性能はプロセッサの数に比例して向上
する。このように、本発明は先行技術よりも性能を劇的
に向上させることがわかるであろう。

【図面の簡単な説明】

【図１】本発明のマイクロコンピュータの主な特徴を示
すブロック図。

【図２】図１に示すいくつかの部品、とくにメモリと、
外部通信用の直列リンクの詳しいブロック図。

【図３】中央処理装置のレジスタとデータ路および演算
論理装置、ならびに中央処理装置とマイクロコンピュー
タの他のユニットの間のインタフェイスをとくに示す詳
しいブロック図。

【図４】メモリ内の作業域の使用を示す略図。

【図５】このマイクロコンピュータで使用される命令の
フォームを示す略図。

【図６】複数のタイミング制御信号の相対的なタイミン
グ波形図。

【図７】タイミング制御信号発生の様子を示すブロック
図。

【図８】図１〜３のマイクロコンピュータの可変長オペ
ランドによる動作を示すブロック図。

【図９】ａ〜ｅは同じマイクロコンピュータにより実行
される２つのプロセスの間の２語チャネルを用いる通信
の１つのやり方における引き続くオペレーションを示す
略図。

【図１０】１台のマイクロコンピュータにおける２つの
通信プロセスのオペレーションを示す図。

【図１１】２台のマイクロコンピュータの間の直列リン
ク接続の詳細を含む、相互に接続されたマイクロコンピ
ュータのネットワーク図。

【図１２】異なるマイクロコンピュータで実行される２
つのプロセスの間の直列リンクを介する通信を行うため
の一連のオペレーションを示す略図。

【図１３】図１３ａ、１３ｂは２台のマイクロコンピュ
ータの間の直列リンクを介する通信のためのデータ・パ
ケットと確認応答パケットのフォーマット図。

【図１４】相互に接続された２台のマイクロコンピュー
タにおける図１０の同じ２つの通信プロセスの動作を示
すブロック図。

【図１５】１つの出力直列リンクの論理図。

【図１６】１つの入力直列リンクの論理図。

【図１７】図１のマイクロコンピュータに使用できるチ
ップの構造図。

【図１８】図１のマイクロコンピュータに使用できる別
のチップ構造図。

【符号の説明】 １０ 同期ロジック １２ ＣＰＵ １３，２０ ＲＯＭ １４ メモリ・インタフェイス １５ インタフェイス制御ロジック １９ ＲＡＭ ２３ 外部メモリ・インタフェイス ２５ 直列リンク ４７ プロセス・レジスタ ４８ データ・レジスタ ５０ 制御ロジック ５６ レジスタバス制御スイッチ ６４ デコーダ １５４〜１５７ 遅延器 １９３ アドレス・デコーダ ２８２ 出力制御状態マシン ２８ ビット・カウンタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数の相互結合されたチップを有するマイ
   クロコンピュータネットワークにおけるオンチップおよ
   びオフチッププロセス間通信を選択する方法であって、 同一チップ上の二つのプロセス間で同期化された通信を
   行うように構成されかつアドレス可能である第１の形式
   の少なくとも一つのチャネル、および同期化されたオフ
   チップ通信を行う異なるチップ上の第２の形式の他のチ
   ャネルに結合されるように構成されかつアドレス可能な
   少なくとも一つのチャネルを有する単一マイクロプロセ
   ッサ上の複数の同時プロセスを実行し、さらに前記第１
   の形式のチャネルをアドレスする通信命令を含む第１の
   命令シーケンスを実行し、かつ前記第２の形式のチャネ
   ルをアドレスする同一通信命令を含む第２の命令シーケ
   ンスを実行する方法において、 前記第１および第２の命令シーケンスが、同一であっ
   て、各々同一の通信インストラクションを用い、かつオ
   ンチップまたはオフチップ通信を行うか否かによって選
   択されるチャネルアドレスのみが異なることを特徴とす
   る、 オンチップおよびオフチッププロセス間通信を選択する
   方法。
2. 【請求項２】請求項１記載の方法において、 各プロセッサにより実行される現在のプロセスを指示
   し、 前記第１および第２の形式のチャネルを介してプロセス
   対間のメッセージ伝送を行い、 各プロセッサは、通信インストラクションに応答して現
   在プロセスの実行を停止し、次のプロセスに現在プロセ
   スを指示させ、 前記プロセッサは、複数の同時プロセス間のプロセス時
   間を共有し、かつ同時プロセス間のメッセージ伝送を行
   うようにスケジュールを決め、一対の通信プロセスを同
   期化する方法。
3. 【請求項３】メモリー、プロセッサ、および前記プロセ
   ッサによる順次実行のための複数の命令に応じて複数の
   同時プロセスを実行するように構成された一つの集積回
   路上の複数の通信チャネルとをそなえ、集積回路装置の
   ネットワークに使用されるマイクロコンピュータであっ
   て、 前記通信チャネルが、 （１）同一集積回路上で二つの前記プロセス間の同期化
   された通信を行うように構成されアドレス可能な第１の
   形式の少なくとも一つのチャネルと、 （２）前記一つおよび前記異なる集積回路上のプロセス
   間の同期化された通信を行うために異なる集積回路装置
   上の前記第２の形式の他のチャネルに結合されるように
   構成されかつアドレス可能な第２の形式の少なくとも一
   つのチャネルとをそなえたマイクロコンピュータにおい
   て、 前記マイクロコンピュータは、 前記第１形式または第２形式のチャネルのアドレスを選
   択的に指示するための共通通信命令を含む命令の組を有
   し、前記命令によって指示されるチャネルアドレスの選
   択のみが異なるオンチップまたはオフチップ通信を行う
   前記通信命令を含む命令の共通シーケンスを行わせるよ
   うにした、 ことを特徴とするマイクロコンピュータ。