JPH06101042B2 - マイクロコンピユ−タ - Google Patents

Description

【発明の詳細な説明】

本発明はマイクロコンピユータに関するものである。 マイクロコンピユータはプロセツサとメモリを一般に備
え、プロセツサは内臓されているプログラムから得られ
る一連の命令に従つて動作するように構成されている。
動作時には、プロセツサはレジスタの間と、レジスタと
メモリの間でデータの転送を行う必要があるのが普通で
ある。他のマイクロコンピユータで実行されるプロセス
との間でメツセージの交換を行いたい場合もある。プロ
セツサチツプの外部に配置されているメモリのアクセス
速度ははるかに遅い。更に、マイクロコンピユータは、
共用バスを介して外部との通信を行うように構成される
のが普通であるが、そのバスは障害となることがあり、
そのためにマイクロコンピユータの動作が遅くなる。 集積回路技術の進歩によりマイクロコンピユータのチツ
プにより多くの部品が設けられるようになつたが、プロ
セツサが形成されているチツプと同じチツプに有用な数
のメモリを設けることは困難である。 １枚のシリコンチツプの利用できる大きさは限られてお
り、しかもメモリアレイはマイクロコンピユータで必要
な部品のうちで最大かつ集積の最も高い部品である。し
たがつて、プロセツサと同じチツプにメモリを設けると
広い面積を占めることになり、メモリをチツプ上に形成
したことから不良部品の生ずる危険が高くなるために製
品の歩留りが低下することになる。 更に、プロセツサのような非同期回路が同じチツプ上形
成される時は、メモリの動作に妨害を与える許容できな
いノイズを避けることが困難となる。 本発明の目的は、１枚のチツプ上にメモリとプロセツサ
を満足できるように組合わせた、改良したマイクロコン
ピユータを得ることである。 本発明の他の目的は、プロセツサとメモリの間の転送遅
延を短くすることにより、マイクロコンピユータの動作
速度を向上させることである。 本発明の更に他の目的は、プロセツサが設けられている
のと同じチツプに設けられているメモリに、マイクロコ
ンピユータを動作させるプログラムを格納できる改良し
たマイクロコンピユータを得ることである。 本発明の別の目的は、ノイズ妨害を最少にしてメモリと
プロセツサをチツプに設けることである。 本発明の更に別の目的は、同じチツプ上にメモリとプロ
セツサを形成し、製造歩留りの高い改良したマイクロコ
ンピユータを得ることである。 本発明は、プロセツサとメモリが同じチツプ上に形成さ
れ、メモリは少くとも1Kバイト（8Kビツト）のプログラ
ム可能なRAMを構成するメモリセルのアレイを含むワン
チツプ・マイクロコンピユータを提供するものである。 本発明は、プロセツサとメモリを有する１つの集積回路
装置を備え、前記プロセツサは、プロセツサにより遂次
実行される複数の命令より成るプログラムに応答して、
データを基にしていくつかのオペレーシヨンを実行する
ように構成され、各命令は、プロセツサにより実行され
る求められた機能を指定する機能ビツトのセツトを含
み、 （ａ） 前記プロセツサは、 （ｉ） 複数のレジスタ、およびそれらのレジスタとの
間でデータの転送に用いるデータ転送器と、 （ii） 各命令を受け、その命令に関連する値をプロセ
ツサ・レジスタの１つにロードするための手段と、 （iii） 前記機能ビツトに応答して前記データ転送手
段とレジスタを制御し、前記機能ビツトに従つてプロセ
ツサを動作させる制御器と、 を含み、 （ｂ） 前記メモリは、プロセツサにより実行すべきプ
ログラムを格納するための少くとも1KバイトのRAMを構
成するメモリセルのアレイを備える、 マイクロコンピユータを提供するものである。 なるべくなら、メモリは少くとも4KバイトのRAMを構成
するようにする。 なるべくなら、前記メモリは高インピーダンス抵抗負荷
とトランジスタが形成された複数のRAMセルを含むよう
にする。 一実施例においては、高インピーダンス抵抗負荷は多結
晶シリコンの膜内に形成する。 なるべくなら、マイクロコンピユータは半導体基板を有
し、メモリとプロセツサの間のノイズ妨害を減少させる
ために、前記メモリは、基板とは導電形の異なる半導体
材料で作られた分離井戸内に配置するようにする。 なるべくなら、半導体はｎチヤネル基板と、この基板に
ｐ形半導体の１つまたはそれ以上の分離井戸を有するCM
OS構造で構成する。 なるべくなら基板には複数の分離井戸を設け、メモリア
レイは１つの分離井戸内に配置され、マイクロコンピユ
ータに用いられる他の回路のトランジスタは他の分離井
戸内に配置するとよい。 満足できる製造歩留りを達成するために、前記メモリア
レイは主メモリアレイと、冗長メモリアレイと、主メモ
リアレイ中のメモリ素子が故障した時に冗長メモリを使
用できるようにする手段とをなるべく有するようにす
る。 なるべくなら、前記冗長メモリアレイは、ヒユーズ素子
を介して主メモリアレイに相互接続できる冗長列メモリ
素子と冗長行メモリ素子を含ませるようにする。 なるべくなら、プロセツサと、プログラム可能なRAM
と、プロセスにより実行されるプロセスとの間でメツセ
ージのやりとりを可能にする通信チヤネルとを１枚のシ
リコンチツプに形成するようにする。 なるべくなら、プロセツサのための前記制御器は、レジ
スタ間のデータ転送と、メモリと、レジスタとを含み、
前記通信チヤネルを介してのメツセージ転送の同期を可
能にする機能セツトから選択される機能に応答するよう
に構成する。 なるべくなら、前記プロセツサは一連の命令を実行する
ように構成される。各命令は１バイト長で、同じビツト
位置フオーマツトを有し、それによりプロセツサ・レジ
スタが必要とするチツプ面積を減少する。前記各レジス
タは整数バイトであるビツト長を有する。 本発明は前記したようなマイクロコンピユータ・ネツト
ワークも提供する。マイクロコンピユータは相互に接続
されて複数の並行プロセスを実行する。 マイクロコンピユータという用語は、コンピユータがど
れ位小型にできるかということについては何らの制約も
課さないことがわかるであろう。 この明細書で説明するマイクロコンピユータはTransput
er（インモス・インターナシヨナル（Inmos Internatio
nal）plcの商標）の例であつて、このTransputerはプロ
セツサとメモリ、および外部との通信を行うためのリン
クを含む１つのシリコンチツプを備えている。このマイ
クロコンピユータは複数の処理を並行して実行できると
ともに、スケジユーリングと、同じチツプ上のプロセス
の間または異なるチツプ上のプロセスの間の通信を行う
ことができる。各マイクロコンピユータはプロセツサが
設けられているチツプと同じチツプ上に、プログラム可
能はRAMの形のＫバイト・メモリを少なくとも１つ有
し、プロセツサはチツプのメモリ中のプログラムに従う
ことができる。このマイクロコンピユータは複数の通信
リンク、ここでは直列リンクと呼ぶ、を有する。この直
列リンクにより、相互に接続されているマイクロコンピ
ユータのネツトワークにマイクロコンピユータを接続し
て、任意の１台のマイクロコンピユータをネツトワーク
のためのビルデイング・ブロツクとして使用できるよう
にすることができる。任意の２台のマイクロコンピユー
タの間の通信は１本または２本の特定のピンの間の接続
を行う直列リンクにより行われる。各接続によりただ２
台のマイクロコンピユータが相互に接続される。各リン
クは他のマイクロコンピユータまたはどの外部メモリと
も共用されない。このマイクロコンピユータには、ネツ
トワーク内のマイクロコンピユータの間のデータ伝送に
おいて同期をとるための手段が設けられ、２台のマイク
ロコンピユータの間のリンクを介する通信を受信マイク
ロコンピユータまたは送信マイクロコンピユータにより
開始できるようにする。 このマイクロコンピユータは、それぞれ２つの部分より
成る複数の順次命令を有するプログラムを含む。１つの
部分は命令の機能を表し、他の部分はオペランド・レジ
スタにロードされるデータを表す。このようにして、各
命令の機能部分のビツト長は、プロセツサの語長とは無
関係に同じであり、また、プロセツサの語長とは無関係
に機能のフオーマツトと機能ビツト長の一様性が達成さ
れる。このマイクロコンピユータの別の重要な特徴は、
それの動作が簡単で効率的な機能セツトを用いて行われ
ることである。その機能セツトは最少数のオペランド・
レジスタより成る。その機能セツトは、オペランド・レ
ジスタの内容を基にしてプロセツサを動作させる直接機
能を含む。好適な構成においては、マイクロコンピユー
タは１つの間接機能と２つのプレフイクシング機能も含
む。間接機能を用いることにより、データレジスタの数
を増加させず、かつデータレジスタを大型にすることな
しに、オペレーシヨンを実行するために多数のプロセツ
サ・オペレーシヨンを使用できる。更に、プレフイクシ
ング機能を用いることにより可変長オペランドが得られ
る。 この例のマイクロコンピユータを使用することにより、
いくつかのマイクロコンピユータを相互に結合すること
によつて求められている任意のマイクロコンピユータを
形成でき、そのようにして形成されたネツトワークは任
意の１台のマイクロコンピユータと同様に動作する。 以下、図面を参照して本発明を詳しく説明する。 構造についての全体的な説明 本発明のマイクロコンピユータの主な要素が、ｐ形井戸
相補MOS技術を用いて１枚のシリコンチツプ11の上に形
成されている様子が第１図に示されている。これについ
ては第17図を参照して後で詳しく説明する。チツプ上の
部品は第１図に長方形で示されているが、それらの長方
形は部品の相対的な寸法と位置を示すものではないこと
がわかるであろう。チツプ上には中央処理装置（CPU）1
2が設けられる。このCPU12は読出し専用メモリ（ROM）1
3を含む。CPU12はメモリ・インタフエイス14を含む。こ
のメモリ・インタフエイス14はインタフエイス制御ロジ
ツク15により制御される。CPU12は演算論理ユニツト（A
LU）と、レジスタと、データ路とを含む。これについて
は第３図を参照して説明する。CPU12とメモリ・インタ
フエイス14はバス16に接続される。このバス16はチツプ
11上の要素を相互に接続する。サービス装置17に複数の
入力ピン18が設けられる。入力ピン18には零Ｖ電源ピン
と、5V電源ピンと、マイクロコンピユータを定められた
状態にリセツトするためのリセツトピンと、クロツクピ
ン28とが含まれる。このマイクロコンピユータには十分
な数のメモリがチツプ11上に設けられる。それらのメモ
リはランダム・アクセス・メモリ（RAM）19とROM20によ
り表されている。チツプに設けるメモリの数は1Kバイト
以下であつてはならない。というのは、外部メモリを使
用することなしにプロセツサ12を動作させることができ
るのに十分なメモリ容量を必要とするからである。チツ
プ上のメモリの容量はなるべく少くとも4Kバイトにす
る。チツプ上のRAMとROMの間の区分は、マイクロコンピ
ユータに対する特定の要求に適合するように選択でき
る。このメモリは冗長領域21も含む（この冗長領域は米
国特許第4346459号明細書、米国特許出願第194613号ま
たは英国特許出願第8231055号に開示されているような
もので構成できる）。この冗長領域21は、メモリ19また
は20の欠陥のある領域の代りに用いるために、図示のよ
うにヒユーズにより選択的に接続できる列と行を有し、
それにより満足に使用されるチツプの歩留りを高くす
る。このマイクロコンピユータの動作にはピン28からの
クロツクパルスに応答するタイミング制御が含まれる。
外部メモリ・インタフエイス23が設けられる。この外部
メモリ・インタフエイス23はピン24を介して外部メモリ
（図示せず）に接続される。ネツトワークを形成するよ
うにマイクロコンピユータを他の類似のマイクロコンピ
ユータへ結合できるようにするために、複数の（図示の
例では４）直列リンク25が設けられる。各直列リンク25
は入力ピン26と出力ピン27を有する。各ピンは、別のマ
イクロコンピユータの対応する出力ピンと入力ピンに対
する単一のピン‐ピン接続を形成するために使用でき
る。各直列リンクはプロセス・スケジユーリング・ロジ
ツクを構成する同期論理ユニツト10に接続される。図に
は４つの直列リンク25が示されているが、１つのネツト
ワークを形成するために３つのリンクまたは２つのリン
クを使用できる。ただし、できれば少くとも６つ、たと
えば７つのリンクを用いるようにする。それらのリンク
は希望する任意のアレイで完全に相互接続できるように
設けられる。 チツプメモリ、通信チヤネルおよびリンクの使用につい
ての全体的な説明 第２図はマイクロコンピユータのいくつかの要素を詳し
く示すもので、とくにチツプ上におけるメモリの使用を
示すものである。このマイクロコンピユータは同じチツ
プ上で複数のプロセスを並行して実行するために使用で
き、第２図には３つの並行プロセスのオペレーシヨンが
示されている。メモリはプログラム30を格納するために
使用される。そのプログラム30はROM20またはRAM19に格
納できる。ここで説明している例では、マイクロコンピ
ユータは16ビツト語のデバイスであるが、他の語長も使
用できる。プログラム30は一連の命令で構成される。こ
こで説明している例では各命令の長さは８ビツトで、プ
ロセツサの語長が16ビツト以外のものであつても、この
命令の語長は変らない。各命令のフオーマツトは第５図
に示すようなものであつて、上位の４ビツトは命令の機
能を表し、下位４ビツトはデータを表す。プログラム30
は各命令の指定された部分に保持されるもの以外のデー
タは含まない。プロセツサが各機能に応答するやり方
と、データを取り扱うやり方は機能セツトから選択され
たある特定の機能に依存するが、各命令の機能部とデー
タ部のフオーマツトは常に同じである。メモリはデータ
31も格納する。そのデータ31はROM20またはRAM19に格納
できる。 このマイクロコンピユータはいくつかのプロセツサを時
分割式にいつしよに実行する。いつしよに実行されるプ
ロセスは並行プロセスと呼ばれる。任意の時刻にはマイ
クロコンピユータによりただ１つのプロセスが実際に実
行される。このプロセスは並行プロセスと呼ばれる。マ
イクロコンピユータにより実行される各並行プロセス
は、プロセスにより取り扱われるローカル変数と一時的
な値を保持するための作業域と呼ばれるメモリの領域を
使用する。各作業域の第１のローカル変数のアドレス作
業域ポインタ（WPTR）により示される。同様に、各並行
プロセスに対して、特定のプロセスに関連するプログラ
ム中の一連の命令からの次に実行すべき命令を指示する
ために命令ポインタ（IPTR）が用いられる。第２図にお
いて、プロセス１に対する作業域が参照番号32で示さ
れ、プロセス2,3に対する対応する作業域が参照番号33,
34で示されている。各作業域は複数のアドレス可能な語
場所より成り、実行を待つているプロセスの表上で次に
実行するプロセスの作業域ポインタ（WPTR）を格納する
ために各作業域の１つの語場所が用いられる。このよう
にして、実行すべきプロセスのための一連の作業域に対
するポインタを含むメモリ内に結合されたリストが形成
される。プロセツサがプロセス１で動作しており（第２
図参照）、しばらくの間そのプロセスの実行を停止する
ことを指令される点に達したとすると、CPU12は次のプ
ロセスたとえばプロセス２での動作を開始する。そのプ
ロセツサは、メモリ内の場所35における作業域ポインタ
を読出すことにより、前記次のプロセスへ導かれる。好
適な実施例においては、任意のプロセスのための作業域
ポインタと、結合されているリスト上の次のプロセスの
作業域ポインタのアドレスとの間に既知の関係があるか
ら、結合されているリストの次の部分は現在のプロセス
の作業域から容易に得ることができる。各プロセス作業
域に対して、別の語場所36がそのプロセスのための命令
ポインタ（IPTR）を格納する。第２図には３つのプロセ
スだけのための作業域が示されているが、並行して実行
するプロセスの数に応じて作業域の数を変えることがわ
かるであろう。 同じマイクロコンピユータにより異なるプロセスの間の
通信を行えるようにするために、メモリのRAM部19に複
数の通信チヤネル40,41,42,43が設けられる。この例で
は各通信チヤネルはメモリ内の２つの語場所より成り、
１つの語場所は通信チヤネルを使用することを希望する
プロセスを識別するために用いられ、他の１つの語場所
がチヤネルを介して通信すべきデータを保持するために
用いられる。それらのチヤネルの動作については第9a〜
9e図を参照して説明する。第２図は１つの直列リンク25
の構成も詳しく示すものである。図示のように、リンク
25は２つのチヤネル45,46を含み、各チヤネルは一方向
通信チヤネルを構成する。この場合にはチヤネル45は入
力チヤネルとして用いられ、チヤネル46は出力チヤネル
として用いられる。各チヤネルは、各チヤネル40〜43の
２語場所に類似するやり方でアドレスできる２つのレジ
スタより成る。それら２つのレジスタは、通信に含まれ
るプロセスを示すために用いられるプロセス・レジスタ
47と、送るべきデータを保持するためのデータ・レジス
タ48とより成る。入力チヤネル内のデータ・レジスタ48
はピン26に接続され、出力チヤネル内のデータ・レジス
タ48はピン27に接続される。レジスタ47,48の動作は、
同期ユニツト10に結合されている制御ロジツク50により
制御される。直列リンクと、制御ロジツク50と、同期論
理ユニツト10との動作については第12〜16図を参照して
詳しく説明する。 メモリのRAM部19は作業域32〜34および通信チヤネル40
〜43を得るために用いられ、かつ要求によりプログラム
とデータを保持するためにも使用できる。ROM20は、た
とえば高レベル・プログラミング言語のインタプリンタ
を保持するため、または標準オペレーシヨンのためのル
ツク・アツプ表の格納のような種々の目的に使用できる
とともに、マイクロコンピユータが特定の目的に用いら
れる周辺装置のための制御プログラムを保持するために
使用できる。 CPUデータ路およびレジスタ 次に、第３図を参照してCPU12と、それの動作を詳しく
説明する。 CPU12は演算論理装置（ALU）55と、３本のデータバスで
あるＸバス、Ｙバス、Ｚバスに接続される複数のデータ
・レジスタとを含む。それらのレジスタの動作と、バス
との相互接続は複数のスイツチ56により制御される。そ
れらのスイツチはROM13に含まれているマイクロ命令プ
ログラムから得た信号により制御される。それらのスイ
ツチはチツプ構造と一体に形成されるスイツチであるこ
とがわかるであろう。CPUとメモリ（19,20,21）の間の
通信は、メモリ・インタフエイス14に接続されている一
方向アドレス路61と、インタフエイス14に接続されてい
る双方向データバス62とを介して行われる。レジスタ
と、バス61,62と、バスX,Y,Zは第３図に示すように接続
される。それらのレジスタは次のようなものである。 第３図に示されているように、インクリメンタ66とバイ
ト・アラナイ69も設けられる。 データバス62には、データバス線62をプレチヤージする
ように動作できるスイツチ75が設けられる。ＸバスとＹ
バスをプレチヤージするために動作できる同様なスイツ
チ76,77がそれぞれＸバス、Ｙバスに設けられる。Ｘバ
スとＹバス上の信号をマージさせるように動作する別の
スイツチ78がＸバスとＹバスの間に設けられる。 演算論理装置（ALU）55はＸバスとＹバスから入力を受
け、Ｚバスへ出力するように構成される。ALU55は、デ
ータ路の動作をALU55の出力に依存して制御するよう
に、出力８を条件マルチプレクサ９を介してマイクロ命
令プログラムROM13へ与える。 命令バツフア63は一連の８ビツト語（ここでは命令と呼
んでいる）を、メモリ（19,20,21）からインタフエイス
14とバス62を介して受けるように構成される。各８ビツ
ト語は２つの部分より成り、第５図に示すようなフオー
マツトを有する。１つの部分は後で説明する機能セツト
から選択される「機能」を表し、他の部分はデータを表
す。命令バツフア63は出力をデコーダ64へ与える。この
デコーダは命令を機能部分とデータ部分に分ける。デー
タ部分はオペランド・レジスタにロードされ、機能部分
は復号されてマイクロ命令レジスタ（MIR）80へアドレ
スを与える。選択された機能とは無関係に、全ての命令
に対して同じ手続がとられる。命令バツフア63により受
けられた各命令はMIR80にアドレスをロードする。その
アドレスはROM13内のマイクロ命令プログラムに、スイ
ツチ56とインタフエイス制御ロジツク15を制御する１つ
またはそれ以上のマイクロ命令を実行させて、マイクロ
命令の各シーケンスの終りにレジスタと、制御ロジツク
15と、その命令中の選択された機能に対応する第３図に
示されているデータ路とによりオペレーシヨンが行われ
るようにする。マイクロ命令プログラムのオペレーシヨ
ンについては後で詳しく説明する。 命令バツフタ63とマイクロ命令レジスタ80を除き、第３
図に示す全てのレジスタは16ビツト・レジスタである。
プロセツサが16ビツト語プロセツサであるこの例におい
ては、各命令が８ビツト長であるからプログラム中の各
16ビツト語場所は２つの命令を含む。したがつて、レジ
スタ67に保持されている命令ポインタは、２つの命令を
含んでいるプログラム語場所から１つの命令を識別する
ために、特定の８ビツトバイトを指すことをできること
が必要である。このような理由から、この例ではプログ
ラム30（第２図）がメモリ19の下半分だけに書き込まれ
る。この例ではメモリは64に語を有し、メモリ場所のア
ドレスを15ビツトだけで表すことができるから、プログ
ラム30は場所０〜32767に書き込まれる。そのために命
令ポインタ中の別のビツトが残り、そのビツトは、ある
特定の命令を識別するためには各語のアドレスにおける
２バイトのどれが必要であるかを識別するために使用で
きる。マイクロ命令ROM13は122語を含む。各語は68ビツ
トより成る。ROM13の各列には68ビツトが含まれ、このR
OMがいつでも68個の出力信号を生ずるように構成され
る。マイクロ命令プログラムのオペレーシヨンについて
は後で詳しく説明する。 第３図からわかるように、メモリ・インタフエイスの状
態を記録するために用いられる複数の１ビツト状態ラチ
ツがインタフエイス・ロジツク制御器15に設けられる。
実行ラツチと呼ばれるラツチ110が実行すべき命令のソ
ースを定める。ラツチ110が状態１を有する時は命令の
ソースはメモリであるしこのメモリは希望によつてはイ
ンタフエイス23を介して接続される外部メモリとするこ
とができる。ラツチ110が状態０を有する時は、命令を
外部ソースから受けることができるようにするために、
命令のソースは直列リンク25の１つである。２つまたは
それ以上の接続する命令に対しては同じ直列リンク25へ
くり返えし行くことが必要なことがあるが、メモリから
命令をとり出す場合には、各命令ごとに命令ポインタIP
TRが進められる。IBラツチ112がIBレジスタ63の状態を
記録する。MADDRラツチ113がMADDRレジスタの状態を記
録する。MEM ENABLEラツチ114がメモリ・インタフエイ
スの状態を記録し、メモリ・インタフエイス14が占めら
れている時は常に状態１を有する。メモリに対して書き
込み要求が行われたことをWRITEラツチ115が記録する。
また、バイト要求がメモリに対して行われたことをBYTE
ラツチ116が記録する。UPPER/LOWERラツチ117がバイト
・アドレスの最下位ビツトを保持する。その最下位ビツ
トは、Ａレジスタの内容が１つの桁だけ右へ移動させら
れた時に、Ａレジスタ71の最下位ビツト位置からロード
される。 機能セツト 命令バツフア63により受けられる命令の機能要素は、マ
イクロコンピユータのための機能セツトにより決定され
る。その機能セツトは、プログラムを書く時に選択でき
る利用可能な機能のリストであり、それらの機能に対し
てマイクロコンピユータは応答できる。 機能セツトには直接機能と、間接機能と、プレフイクシ
ング機能との３つの種類の機能がある。 直接機能は、オペランド・レジスタ65の内容をデータと
して用いる（他のレジスタの内容もデータとして使用で
きる）。 間接機能は、オペランド・レジスタ65以外のレジスタ内
のデータを用いて種々の「オペレーシヨン」のうちの１
つを選択するために、オペランド・レジスタ65の内容を
用いる。 プレフイクシング機能は、オペランドをオペランド・レ
ジスタ65に累積する。 その機能セツトは次の通りである。 間接機能を用いて行うことができるオペレーシヨンは次
の通りである。 それらの機能とオペレーシヨンについて説明する前に、
この明細書で用いる記法について述べることにする。Tr
ansputerマイクロコンピユータにはOCCAM（インモス・
インターナシヨナル（Inmos International）plcの商
標）言語をなるべく用いるようにする。このOCCAM言語
は、1983年にインモス社（Inmos Limited）により英国
において出版および配布された「OCCAMプログラミング
・マニユアル（Programming Manual-OCCAM）」と題する
小冊子と、雑誌エレクトロニクス（Electronics）1982
年11月３日号所載の「プロセス向き言語は分散処理の要
求に適当である（Process-Oriented Language Meets De
mands of Distributed Processing）」と題するテーラ
ー（Taylor）およびウイルソン（Wilson）の論文とに詳
しく記載されている。OCCAM言語は並行処理にとくに良
く適する。ここで説明している本発明の好適な実施例は
並行処理にとくに適するから、この例にOCCAM言語を用
いることは極めて適切である。他言語は適切なコンパイ
ラとともに使用できる。実際の応用においては、プログ
ラマはOCCAM言語を用いてプログラムを書き、そのプロ
グラムをコンパイラが普通のやり方で特定の命令に変換
する。しかし、ここで説明するマイクロコンピユータの
好適な実施例内で起ることを示すために、命令中の機能
とオペレーシヨンをOCCAM言語を用いて記述する余地が
ある。したがつて、それらの機能とオペレーシヨンおよ
び使用の例の記述においては下記の記法を用いることに
する。 記法 1. プロセスは開始され、いくつかの動作を実行してか
ら終る。各動作は割当、入力または出力とすることがで
きる。割当は変数の値を変え、入力はチヤネルから値を
受け、出力は値をチヤネルへ送る。 開始と終了の間の任意の時刻に、プロセスは１つまたは
それ以上のチヤネルで通信を行う用意ができるようにで
きる。各チヤネルは２つの並行プロセスの間で一方向接
続を行う。それら２つの並行プロセスの一方はチヤネル
へ出力するだけ、他方はチヤネルから入力するだけであ
る。 割当は記号「：＝」で示される。割当 v:＝ｅ は変数ｖの値を式ｅの値にセツトしてから終る。たとえ
ば、x:＝０はｘを０にセツトすること、x:＝ｘ＋１はｘ
の値を１だけ増加することを意味する。 入力は記号「？」で示される。入力 c?x は、チヤネル「ｃ」からある値を入力し、それを変数ｘ
に割当ててから終ることを意味する。入力 c?ANY は、チヤネル「ｃ」からある値を入力し、その値を捨て
ることを意味する。 出力は記号「！」により示される。出力 c!e は式ｅの値をチヤネル「ｃ」へ出力し、それから終るこ
とを意味する。出力 c!ANY は、任意の値をチヤネル「ｃ」へ出力することを意味す
る。 プロセスSKIPは何の作用も行わずに終了する。 2. CONSTRUCT 順次construct、並列construct、条件付constructまた
はオルターネイテイブconstructを形成するためにいく
つかのプロセスを組合わせることができる。construct
自体はプロセスであつて、別のconstructの構成部とし
て使用できる。あるconstructの各構成部プロセスは、
それがそのconstructの部分であることを示すために、
左マージンから更に２つの空白をとつて書かれる。 順次constructは次のようにして書かれる。 構成部プロセスP1,P2,P3…は互いに順次実行される。各
構成部プロセスは１つが終つてから次が開始され、最後
の構成部プロセスが終つからconstructは終る。たとえ
ば、 SEQ in?x x:＝ｘ＋１ cut!x は、ある値を入力し、その値に１を加え、その結果を出
力する、ことを意味する。 並列constructは により表される。構成部プロセスP1,P2,P3…はいつしよ
に実行されるから、並行プロセスと呼ばれる。全ての構
成部プロセスが終つた後でconstructは終了する。たと
えば、 PAR in?x out!y はｘへの入力と、ｙからａ出力をいつしよに行えるよう
にするものである。 並行プロセスはチヤネルを用いて通信する。チヤネル
「ｃ」からの入力と、同じチヤネル「ｃ」への出力がい
つしよに実行されると、入力と出力を行える状態になつ
た時に通信が行われる。値は出力プロセスから入力並行
プロセスへ割当てられ、それから両方の並行プロセスの
実行が継続される。 は、条件１が真であるならばプロセスP1が実行され、さ
もなければ、条件２が真であればプロセスP2が実行され
る…等であることを意味する。このconstructにおいて
はただ１つのプロセスが実行され、実行後にconstruct
は終る。たとえば、 IF ｘ＞＝０ y:＝ｙ＋１ ｘ＜０ SKIP では、ｘの値が正である時だけｙが大きくなる。オルタ
ネーテイブconstruct は、入力1,2…のうちの１つの準備が整うまで待つこと
を意味する。入力１が最初に準備が整つたとすると入力
１が実行され、それからプロセスP1が実行される。同様
に、入力２が最初に準備が整うと入力２が実行され、そ
れからプロセスP2が実行される。すなわち、ただ１つの
入力が実行され、その後で対応するプロセスが実行さ
れ、それからconstructが終る。たとえば、 では、いずれもチヤネル「count」から信号を入力し、
可変「counter」を１だけ増加し、あるいはチヤネル「t
otal」から交互に入力し、可変「counter」の現在の値
を出力し、それを零リセツトする。 3. くり返えし（REPETITION） WHILE条件 Ｐ これは、条件の値が偽となるまでプロセスＰをくり返え
し実行する。たとえば、 WHILEx＞５ x:＝ｘ−５ は、ｘの値が５以下になるまでｘを５ずつ減少すること
である。 4. VARIABLES variableは記憶装置内の１つの語に対応する簡単な変
化、またはベクトルと呼ばれるvariableの番号をつけら
れたセツトの１つである。たとえば、ｖ〔３〕：＝０は
ベクトルｖ内の３番のvariableの値を０にセツトし、ｖ

〔０〕＋１は０番のvariableの値を１だけ増加する。 variableは VARv: Ｐ のような宣言により導入される。これはプロセスＰにお
いて使用するためにｖを導入する。 5. 手続（PROCEDURES） 手続の定義によりプロセスに名称を与えることができ
る。たとえば、 PROC square（n,sqr） sqr:＝ｎ＊ｎ は手続き「squre」を定義する。 手続の名称はプロセスのための略語として使用できる。
たとえば、 square（x,sqrx） は sqrx:＝ｘ＊ｘ を意味する。 6. EXPRESSIONS expressionはオペレータ、変数、数、真理値の真と偽お
よび括弧（と）から構成される。 真は１ビツトよりのみ成る値であり、偽は０ビツトのみ
より成る値である。 オペレータ＋，−，＊／は加算、減算、乗算、除算を表
す。 オペレータ＝，＜＞，＞，＜＝に対しては結果は下記の
ようになる。 ｘ＝ｙ ｘがｙに等しいと真である ｘ＜＞ｙ ｘがｙに等しくなれば真である ｘ＞７ ｘがｙより大きければ真である ｘ＜＝ｙ ｘが７より小さいか、ｙに等しければ真で
ある の場合には、結果の各ビツトは下の表に従つてオペラン
ドの対応するビツトから発生される。 NOTオペレータの場合には、結果の各ピツトは、下の表
に従つてオペランドの対応するビツトから発生される。 ｘ NOTx ０ １ １ ０ オペレータ≪，≫の場合には ｘ≪ｙは左へｙビツト動かされるｘの値で、空いたビツ
ト位置は０ビツトで埋められる ｘ≫ｙは左へｙビツト動かされるｘの値で、空いたビツ
ト位置は０ビツトで埋められる 以上説明した一般的なOCCAM言語表記を本発明のマイク
ロコンピユータに適用することにする。 レジスタの変数は次のように定義される。 IPTRは命令ポインタ・レジスタ67の内容を表す WPTRは作業域ポインタ・レジスタ73の内容を表す LPTRはリスト・ポインタ・レジスタ74の内容を表す AREGはＡレジスタ71の内容を表す BREGはＢレジスタ72の内容を表す OREGはオペランド・レジスタ65の内容を表す １つのレジスタから他のレジスタへの転送はassignmen
t,eg: BREG:＝AREG により表される。これは、Ａレジスタの内容がＢレジス
タへ複写され、Ｂレジスタの以前の内容に置き換えられ
る。 TRANSPUTER内のメモリは vector: memory により表される。 メモリ内の個々の語は ベクトルeg: memorx〔AREG〕 を下側に記す（subscripting）することにより識別され
る。これは、Ａレジスタの内容をアドレスとするメモリ
内の語の内容を意味する。メモリとレジスタの間の転送
は assignment eg: memory〔AREG〕：＝WPTR により同様に表される。これは、Ａレジスタの内容をア
ドレスとするメモリ内の語の内容が、作業域・ポインタ
・レジスタの内容で置き換えられることを意味する。 ３つの手続き（PROC）「run」，「wait」，「moveto」
が以下の記述中にしばしば現われる。それらは次のよう
にして定義される。すなわち、リンク〔process〕は直
列リンク25のプロセス・レジスタ47の内容を表し、NIL
はどのプロセスの作業ポインタではない特殊な値を表
す。READYは直列リンクにより使用される別の特殊な値
を表す。 上記の手続においては、以下に行う説明の参考のために
行番号をつけてある。 機能とオペレーシヨンの定義 それらの定義について、前記した記法を用いて以下に述
べることにする。 作業域からのロード 定義:SEQ BREG:＝AREG AREG:＝memory〔WPTR＋OREG〕 目的：現在のプロセス作業域内の場所の値をロードする
こと。 作業域への格納 定義:SEQ memory〔WPTR＋OREG〕：＝AREG AREG:＝BREG 目的：現在のプロセス作業域内の場所に値を格納するこ
と。 作業域へのポインタのロード 定義:SEQ BREG:＝AREG AREG:＝WPTR＋OREG 目的：現在のプロセス作業域内の場所へポインタをロー
ドすること。 現在のプロセス作業域内の場所のベクトル（vector）の
第１の場所にポインタをロードすること。 作業域からのロードおよびインクリメント 定義:SEQ BREG:＝AREG AREG:＝memory〔WPTR＋OREG〕 memory〔WPTR＋OREG〕：＝AREG＋１ 目的：現在のプロセス作業域内の場所の値をロードし、
その場所をインクリメントすること。 ループ・カウンタとして作業域場所の使用を容易にし、
零へ向つて増加させること。 語またはバイトのvectorへポインタを増加させる時に作
業域場所の使用を容易にすること。 ベクトルからのロード 定義:AREG:＝memory〔AREG＋OREG〕 目的：外部作業域から値をロードすること。値のベクト
ルから値をロードすること。 値をポインタとして用いて（間接的に、この場合にはOR
EG＝０）値をロードすること。 ベクトルへの格納 定義:SEQ memory〔BREG＋OREG〕：＝AREG AREG:＝BREG 目的：外部の作業域内の場所に値を格納すること。 値のベクトルに値を格納すること。値をポインタとして
用いて（間接的に、この場合にはOREG＝０）の値を格納
すること。 リテラルのロード 定義:SEQ BREG:＝AREG AREG:＝OREG 目的：値を格納すること。 リテラル加算 定義:AREG:＝AREG＋OREG 目的：値を加算すること。 外部作業域内の場所にポインタをロードすること。 値のベクトル内の場所にポインタをロードすること。 飛越し 定義:IPTR:＝IPTR＋OREG 目的：制御を前方または後方へ転送し、ループを形成
し、ループから出、プログラムの条件付加部分の後で継
続すること。 非零の飛越し 目的：非零値がロードされた時だけ制御を前方または後
方へ転送し、プログラムの部分を条件付で実行し、条件
付ループを出ること。 値と値のセツトとの比較を容易にすること。 ポインタのコードへのロード 定義:SEQ BREG:＝AREG AREG:＝IPTR＋OREG 目的：命令のアドレスをＡレジスタにロードして、プロ
グラムの部分を形成するデータのベクトルのサドレスを
ロードすること。 手続呼出し 定義:SEQ memory〔WPTR-1〕：＝IPTR IPTR:＝AREG AREG:＝WPTR moveto（WPTR＋OREG） 目的：効率が良い手続呼出し機構を得ること。 同じプロセツサで２つの同じ手続が実行される場合に、
コードの共用を容易にすること。 間接機能 オペレート（operate） 定義:operate（OREG） 目的：求められているオペレーシヨンを定義するコード
としてオペランド・レジスタ（OREG）の内容を用いてオ
ペレーシヨンを実行すること。 プレフイクシング機能 プレフイツクス（prefix） 定義:OREG:＝OREG≪４ 目的:0〜15の範囲いない命令オペランドを１つまたはそ
れ以上のプレフイツクス命令を用いて表すことができる
ようにすること。 否定プレフイツクス（negatire prefix） 定義:OREG:＝（NOT OREG）≪４ 目的：零またはそれ以上のプレフイツクス命令が続く１
つの否定プレフイツクス命令を用いて否定オペランドを
表すことができるようにすること。 オペレーシヨン（operations） reverse 定義:SEQ OREG:＝AREG AREG:＝BREG BREG:＝OREG 目的:AレジスタとＢレジスタの内容を交換すること。 非対称的なオペレータのオペランドを反転させること、
この場合にはこれはコンパイラでは都合良く行うことは
できない。 零に等しくする（equal to zero） 目的:Aが非零値を保持しているかどうかを判定するこ
と。 論理（ビツトに関してでなく）否定を実行すること。 Ａ＝０ as eqz Ａ＜＞０ as eqz,eqz if A＝０… as jnz if A＜＞０… as eqz,jnz を実行すること。 より大きい（greater） 目的:AとＢを比較し（それらを２つの相補整数として処
理して）、ＢがＡより大きいと１（真）をロードし、そ
れ以外は０（偽）をロードすること。 オペランドを反転することによりＢ＜Ａを実現するこ
と。 オペランドと（gt,eqz）を反転することによりＢ＜＝A
as（gt,eqz）とＢ＞＝Ａを実現すること。 論理積（and） 目的:AとＢのビツトについてのAND操作の結果をロード
し、ＡとＢにおける対応するビツトが１にセツトされる
ならば各ビツトを１にセツトし、それ以外では０にセツ
トすること。 ２つの真値を論理的にAND操作すること。 論理和（or） 目的:AとＢのビツトについてのOR操作の結果をロード
し、ＡとＢの対応するビツトのいずれかがセツトされる
ならば各ビツトを１にセツトし、それ以外は０にセツト
すること。 ２つの真の値を論理的にOR操作すること。 排他的or（exclusive or） 定義:AREG:＝BREG＞＜AREG 目的:AとＢのビツトについての排他的OR操作の結果をロ
ードし、ＡとＢの対応するビツトが異なる時は各ビツト
を１にセツトし、それ以外は０にセツトすること。 ビツトについての not as（ldl−1,xor） を実行すること。 加算（add） 定義:AREG:＝BREG＋AREG 目 的:BとＡの和をロードすること。 ベクトル内の語またはバイトのアドレスを計算するこ
と。 減算（subtract） 定義:AREG:＝BREG−AREG 目的:BからＡを減じ、結果をロードすること。 Ａ＝Ｂ as sub,eqz Ａ＜＞Ｂ as sub,eqz,eqz if A＝Ｂ as sub,jnz,… if A＜＞Ｂ as sub,eqz,jnz,… を実行すること。 プロセス実行（run process） 定義:SEQ memory［AREG-1］：＝BREG run（AREG） 目的：プロセスをアクテイブ・プロセス・リストの終り
に加えること。 休止（pause） 定義:SEQ run（WPTR） wait（ ） 目的：現在のプロセスの実行を一時的に休止すること。 現在アクテイブ・プロセス・リスト上にあるプロセスの
間でプロセツサ時間を共用すること。 結合（join） 目的：並列プロセスを結合する； ２つの語が用いられる。１つはカウンタであり、他の１
つは作業域へのポインタである。カウントが零に達する
と、作業域が変えられる。 同期（synchronize） 目的:2つのプロセスを同期させ、チヤネルを用いて通信
させること。 復帰（return） 定義:SEQ moveto（AREG） IPTR:＝memory［WPTR−１］ AREG:＝BREG 目的：呼出された手続から復帰させること。 バイト回転（rotate bytes） 定義:AREG:＝（AREG≪８）/AREG≫（bitsperword−
８）） 目的:8ビツト・バイト値を組合せて１つの語の値を形成
できるようにするためにＡレジスタ内のバイトを回転さ
せること。 語の値をいくつかのコンポーネント８ビツト値に分割で
きるようにすること。 右桁送り（shift right） 定義:AREG:＝AREG≫１ 目的:Aレジスタの内容を右へ１桁だけ桁送りすること。 左桁送り（shift letf） 定義:AREG:＝AREG≪１ 目的:Aレジスタの内容を左へ１桁だけ桁送りすること。 上記の機能セツトは直接機能と、間接機能と、プレフイ
クシング機能とを含むことがわかるであろう。任意の命
令の開始時には、その命令に対して選択された機能とは
無関係に、命令バツフア63内の命令の機能部分を受ける
所定のビツト位置セツトが入力をデコーダ64へ与えるあ
めに用いられ、各命令のデータ部分を表す他の所定のビ
ツト位置が、オペランド・レジスタ65の下位４ビツト位
置をロードするために用いられる。その機能が直接機能
であるとすると、オペランド・レジスタ65の内容に対し
て選択された機能に従つてプロセツサは作動する。その
機能が間接機能であれば、実行すべきオペレーシヨンの
性質を決定するためにオペランド・レジスタ65の内容が
用いられ、他のレジスタに保持されているデータについ
てオペレーシヨンが行われる。機能が直接または間接で
あるような任意の命令が終ると、オペランド・レジスタ
65は零にクリアされる。その機能がプレフイクス機能で
あれば、プロセツサはオペランド・レジスタ65中に存在
するデータを高い桁の位置へ転送し、その後で、そのた
めに空いた下位桁の位置にその命令のデータ部分をロー
ドする。 各命令の始めに命令ポインタは増加させられる。したが
つて、命令ポインタは次に実行すべき命令を常に指す。 オペランド・レジスタは種々の目的のために用いられ
る。オペランド・レジスタ65が各命令で受ける「デー
タ」は計算用のリテラル値のこともあれば、間接機能の
場合には求められている機能の定義のこともある。別の
重要な用途は、ある特定の変数の値を見出す場所、また
は格納する場所のアドレスを探すために、ある機能に対
して、オペランド・レジスタ65内のデータ値が作業域・
ポインタ・レジスタ73内のデータに組合わされることで
ある。たとえば、作業域・ポインタ・レジスタ73は現在
のプロセスの作業域ポインタWPTRを含む。これはその作
業域のための基準メモリ・アドレスを指す。変数または
その他のポインタは定義され、作業域ポインタWPTRによ
り指し示されたアドレスから既知量だけずれているその
作業域のアドレス場所に格納される。そのずれは一般に
命令部分により指定され、オペランド・レジスタ65内に
格納される。実際に、作業域命令からのロードと格納
は、WPTRレジスタ73の内容とオペランド・レジスタ65の
内容の組合せ（たとえば加え合せ）により定められるメ
モリ場所を暗黙のうちに指す。更に、ベクトルをアクセ
スするため、またはプログラムにおいて分岐するため
に、オペランド・レジスタ65の内容はＡレジスタ71また
はIPTRレジスタ67のような他のレジスタの内容に組合わ
される。これの例は後で説明する。 オペレーシヨンの効率を最高にするために、最も一般的
に求められる動作をカバーするように直接機能が選択さ
れることがわかるであろう。各命令の機能要素を表すた
めに４ビツトを用いることにより、機能セツトはコード
０〜15を用いる。もつとも、コード12には機能は割当て
られていない。コード13は間接機能を示すために用いら
れる。その間接機能は、この場合には、命令の下位４ビ
ツトを通常のやり方でオペランド・レジスタ65にロード
させる「オペレート」機能であるが、そのオペランド・
レジスタの内容は、他のレジスタに保持されているデー
タについてのオペレーシヨンを決定するためにプロセツ
サによりそれから用いられる。このようにして、８ビツ
ト命令の一様性を保ちつつ、オペレーシヨンの数を増加
できることがわかるであろう。「オペレート」命令の前
にプレフイクス機能または負プレフイクス機能を用いる
ことにより、オペランド・レジスタ65の内容を変えて、
先に説明したものよりもはるかにオペレーシヨン選択を
行うことができる。pfixとnfixの使用については第８図
を参照して詳しく説明するが、マイクロ命令プログラム
13のオペレーシヨンを更に説明することがまず必要であ
る。 マイクロ命令プログラムというのは、マイクロコンピユ
ータのプログラムから命令バツフア63に到達する各遂次
命令の求められている「機能」を実行するために、スイ
ツチ56（第３図）とインタフエイス制御ロジツク15を制
御する制御信号を発生する手段である。マイクロ命令プ
ログラムはROM13の列と行に格納されているマイクロ命
令のリストより成る。ROM13はマイクロ語と呼ばれる出
力を生ずる。その出力は64ビツトより成り、各ビツトは
制御信号を構成する。その出力は複数のフイールドに分
割され、各フイールドは所定のビツト位置群より成る。
ある任意の時刻における出力は、選択されたマイクロ命
令に応じて選択されたビツト位置に与えられる。各フイ
ールドはある特定の制御領域に関連させることができ
る。たとえば、１つのフイールドがどのレジスタがＸバ
スに接続されるかを制御し、別のフイールドがどのレジ
スタがＹバスに接続されるかを制御し、他のフイールド
がどのレジスタがＺバスに接続されるかを制御し、更に
別のフイールドがALU55の動作を制御し、更に別のフイ
ールドがマルチプレクサ９とMIR80への帰還信号を制御
する。１つのフイールドがインタフエイス制御ロジツク
15を制御し、「読み出し」、「書き込み」、「求められ
た次の命令（NEXT）」のようなマイクロ命令出力信号を
与えて、マイクロ命令がインタフエイス14を介してのレ
ジスタとメモリ19の間の通信を制御できるようにする。 ROM13内で選択される特定のマイクロ命令はMIR80内のア
ドレスに依存する。MIR80はROM13内で列と行の選択を行
う７ビツト・レジスタである。命令バツフア63により受
けられた各命令の始めに「機能」がデコーダ64により復
号され、条件マルチプレクサ９を通されて、ROM13内の
マイクロ命令の選択のためのアドレスを与える。機能を
実行するためにある機能はただ１つのマイクロ命令を要
することがある。その場合には、ROM13はデコーダ64に
より復号されるアドレスに応じてマイクロ語出力を与
え、その機能はROM13の１動作サイクル（ここではマイ
ナー・サイクルと呼ぶことにする）内に終了させられ
る。他の機能は一連のマイクロ命令、したがつて一連の
マイナー・サイクルを要する。この場合には、その機能
のために必要な最初のマイクロ命令をROM13が選択する
ためのアドレスをデコーダ64がMIR80へ与える。その後
で、マイクロプログラムは一連のマイクロ命令の実行
（各実行には１マイナー・サイクルかかる）を続け、各
マイクロ命令は、一連のマイクロ命令中の次に実行する
マイクロ命令のアドレスを識別するように、それの出力
マイクロ語のフイールド中にMIR80のための７ビツトを
与える。次のマイクロ命令が前のマイナー・サイクルに
より発生される条件の結果として選択されるように、MI
R80の下位２ビツトを条件付でセツトして、マルチプレ
クサ９を介して帰還させ、MIR80内のアドレスを行わせ
ることができる。これにより、たとえば第３図に示され
ている種々のレジスタ内の値に依存して、４つの可能な
オプシヨンから次のマイクロ命令を選択できるようにす
る。MIR80の２つの条件付ビツトが条件付でセツトされ
ないものとすると、MIR80内のアドレスにより示される
次のマイクロ命令が無条件で実行される。命令バツフア
63内の命令のオペレーシヨンを行うために全てのマイク
ロ命令が実行されると、ROM13のマイクロ語出力のフイ
ールド内に制御信号「NEXT」が発生され、それによりメ
モリ19から命令バツフア63への次の命令を要求する。 各マイナー・サイクルはソース相と宛先相の２つの相よ
り成る。ROM13から発生された制御信号は、ソース相の
間だけアクテイブである群と、宛先相の間だけアクテイ
ブである群と、マイナー・サイクル全体にわたつてアク
テイブである群との３つの群に分けられる。制御信号の
発生と持続時間を制御するために、第６図に示されてい
る４種類のストローブ信号を発生するようにタイミング
制御器が構成される。それらのストローブ信号はソース
・ストローブ信号150と、宛先ストローブ信号151と、行
プレチヤージ・ストローブ信号152と、マイクロ命令ス
トローブ信号153である。ソース・ストローブ信号は、
レジスタがそれの内容をバス上に置けるようにするタイ
ミング信号であつて、それの持続時間は演算論理装置が
結果を形成するのに十分なほど長い。宛先ストローブ信
号はレジスタがデータをバスから受けることができるよ
うに構成される。マイクロ命令ストローブ信号は条件マ
ルチプレクサ９から次のマイクロ命令のアドレスを発生
するために用いられる。行プレチヤージ・ストローブ信
号は、次のソース・ストローブ信号のための準備が整う
高レベル状態へバス線ＸとＹをプレチヤージするために
用いられる。それらのストローブ信号の相対的なタイミ
ングと持続時間が第６図に示されている。それらのスト
ローブ信号は第７図に示す装置により発生される。ピン
28（第１図）からのクロツクパルスが各マイナー・サイ
クルの開始のためのGO信号を発生する。この信号はCPU1
2内の４つの連続する遅延器を通され、第１の遅延器154
の出力端子からマイクロ命令ストローブ信号153がとり
出され、第２の遅延器155の出力端子から宛先ストロー
ブ信号151がとり出され、第３の遅延器156の出力端子か
ら行プレチヤージ・ストローブ信号152がとり出され、
第４の遅延器157の出力端子からソース・ストローブ信
号150がとり出される。したがつて、プロセツサの動作
は外部クロツク入力28に同期させられる。 可変長オペランドの使用 先に説明したように、このマイクロコンピユータは可変
長オペランドで動作できる。各命令は４ビツト場所をオ
ペランドに割当てるが、前記機能セツト内のコード14,1
5に対応する機能セツトpfixとnfixを使用することによ
り、16ビツトまでのオペランドをオペランド・レジスタ
65内で形成することが可能である。この動作は第８図を
参照することにより最も良く理解できる。第８図はそれ
ぞれ４ビツトの４つの部分を有するオペランド・レジス
タ65を示すものである。演算論理装置55が位が高くなる
４ビツトに対応する４つの部分を有するのが示されてお
り、０レジスタ65と演算論理装置55の間の接続が、Ｙバ
スを通る演算論理装置への伝送を選択的に制御するゲー
ト90を介して制御される。ＹバスとＺバスが４つの部分
に分離されている様子が示されている。各部分は位の異
なるデータの４つのビツトを取り扱う。たとえば、Ｙ
〔3:0〕は下位の４数字を取り扱うＹバスの部分を表
し、Ｙ〔15:12〕は上位の４数字を取り扱い、Ｚバスの
場合にも同様に処理される。オペランド・レジスタ65の
下位４ビツト以外の各部分にはＺバスからゲート91を介
して供給でき、あるいはゲート92から零を供給できる。
下位４ビツトが０レジスタ65の下位４ビツト位置へ送ら
れるように第８図の命令バツフア63からの命令は分割さ
れ、第３図を参照して説明したようにマイクロ命令プロ
グラム13内のアドレスを選択するために機能要素が用い
られる。第８図の真理値表は、機能がpfixまたはnfixに
対応し、またはいずれにも対応しない３つの可能性を示
すものである。その真理値表には、ROM13のマイクロ語
出力から線100〜104へ与えられる対応する制御信号と、
それらの信号の持続時間も示されている。 この場合に用いられるマイクロ語出力制御信号は次の通
りである。 1. OPD NOT 0:これは、真理値表が「１」を有する時に
はオペランド・レジスタ65には零が供給されないが、真
理値表が「０」を有する時はレジスタ65に零が供給され
ることを意味する。 2. NEXT:これは、真理値表が「１」を有する時はオペ
ランド・レジスタ65に次のオペランドが命令バツフア63
からロードされるが、真理値表が「０」を有する時はオ
ペランド・レジスタ65には次のオペランドが命令バツフ
ア63からロードされないことを意味する。 3. Y FROM OPD:これは、真理値表が「１」を有する時
はＹバスがオペランドをオペランド・レジスタ63から受
けるが、真理値表が「０」を有する時はそうではないこ
とを意味する。 4. Z FROM Y:これは、真理値表が「１」を有する時はA
LU55からのＺバス出力がＹバスからデータを受けるが、
真理値表が「０」を有する時はそうではないことを意味
する。 5. Z FROM NOT Y:これは、真理値表が「１」を有する
時はALU55がＹバス上の信号を挿入して、Ｚバスを通す
が、真理値表が「０」を有する時はそうではないことを
意味する。 各マイナー・サイクルにおけるそれら５つの制御信号の
持続時間は第８図に示されている。第８図において、Ｓ
はソース相だけにおける持続時間を示し、Ｄは宛先相だ
けにおける持続時間を示し、Ｓ＋Ｄは両方の相における
持続時間を示す。 線100上のマイクロ語制御信号はゲート91と92を動作さ
せて、Ｚバスが機能pfixとnfixに応答してオペランド・
レジスタ65にロードしないようにし、他のどの機能もオ
ペランド・レジスタ65の上位３つの段をゲート92を介し
ての入力により零にさせる。全ての命令信号は最後のマ
イナー・サイクルで制御信号NEXTを発生する。その信号
は線101へ与えられてオペランド・レジスタ65に次のオ
ペランドをロードさせる。線102は信号「Y FROM OPD」
を受け、pfixとnfixに対してオペランド・レジスタをゲ
ート90を介して接続させる。線103は制御信号「Z FROM
Y」を受け、pfixの場合にはALU55にＹバス上の信号をＺ
バスへ送らせるが、nfixに対してはそうさせない。線10
4は制御信号「Z FROM Y」を受け、nfixの場合にはＹバ
ス上の信号を反転してからALU55を通つてＺバスへ供給
できるようにするが、pfixの場合にはそうさせない。線
100,線103,104上の信号は各マイナー・サイクルのソー
ス相と宛先相の全体を通じて存在するが、線101上の信
号は宛先相の時だけ存在し、線102上の信号はソース相
の時だけ存在する。機能がpfixの時は、真条件に対応す
る信号が線100,101,102,103に供給され、このようにし
てオペランド・レジスタ65の下位部分のオペランドの４
ビツトがALUを通じてオペランド・レジスタ65の次に高
い位の段へ進ませられ、それによりオペランドの別の４
ビツトをオペランド・レジスタ65の下位位置にロードで
きるようにする。この動作は、オペランドの最高16ビツ
トまで、命令がpfix機能でとり出されるたびに反復され
る。同様に、機能がnfixであれば、プロセスは全体とし
て類似して、各命令の後に零が書き込まれることなし
に、オペランドの引き続く各４ビツトをオペランド・レ
ジスタの高位の段へ移動させるようにする。これにより
負のオペランドを最大16ビツトまで形成できる。機能が
pfixとnfixのいずれでもないと、線100上の制御信号が
零を、その命令の終りに、オペランド・レジスタ65の３
つ上位の段（ビツト15〜４を表す）へ与えさせることを
この真理値表は示す。 プロセスのスケジユーリング 先に述べたように、このマイクロコンピユータはいくつ
かの並行プロセスを行うことができる。したがつて、こ
のマイクロコンピユータはある特定の時刻にどのプロセ
スを実行すべきかを決定する計画のシステムを与える。
ある時刻にWPTRレジスタ73（第３図）は現在実行されて
いるプロセスの作業域ポインタを保持する。しかし、現
在のプロセスの作業域と、実行されるのを待つている別
のプロセスの作業域とはリストを形成し、そのリストに
おいては各作業域の１つの場所がリスト上のプロセスの
作業域ポインタを保持する。各プロセス作業域内の別の
場所が、そのプロセスの次に実行すべき命令を識別する
命令ポインタを保持する。更に、LPTRレジスタ74が現在
実行を待つている最後のプロセスのための作業域のアド
レスを含む。このようにして新しいプロセスをそのリス
トの終りにつけ加えることができ、LPTRレジスタ74はそ
のリストの現在の終りを常に指示する。プロセツサはリ
スト上のプロセスを遂次実行するのが普通で、現在のプ
ロセスが「休止」オペレーシヨン（オペレーシヨン・リ
ストのコード９）を実行する時、または現在のプロセス
が「結合」オペレーシヨン（オペレーシヨン・リストの
コード10）を実行することにより自身でスケジユールを
破つた時、または同期オペレーシヨン（オペレーシヨン
・リストのコード11）の時に、次のプロセスへ進むだけ
である。それらの状況のいずれにおいても、現在のプロ
セスはそれ以上の命令の実行を止めて、プロセツサは、
第２図の36で示されているように、プロセス作業域に命
令ポインタIPTRを留保して、第２図に35として示されて
いる次のプロセスのアドレスにより識別されている次の
プロセスの動き、それから新しいプロセスのためのIPTR
をIPTRレジスタ67にロードする。少くとも１つのプロセ
ス実行が常に存在するように、零プロセスが設けられ、
他のプロセスがアクテイブでない時はその零プロセスが
実行される。 先に定義した手続「実行（run）」、「待機（wai
t）」、「へ移動（moveto）」はスケジユーリングにお
いて使用される。あるプロセスはそれが現在のプロセス
である時、または実行されることを待つているプロセス
の結合されたリスト上にある時に、そのプロセスは「ス
ケジユールされる」。あるプロセスが結合されているリ
ストから外された時に「スケジユールから外される」こ
とになる。スケジユールから外されたプロセスは、他の
プロセスまたは命令がその外されたプロセスをスケジユ
ールに含ませる、すなわち、結合されたリストの末尾に
それを加えるまでは、決して実行されることはない。LP
TRレジスタ74（第３図）はリスト上の最後のプロセスの
ための作業域ポインタを格納するために用いられること
を思い出すであろう。したがつて、プロセスが結合され
たリストに付加されるたびにLPTRレジスタ74を調整せね
ばならない。また、あるプロセスをスケジユールに含め
る場合には、そのプロセスの次にどの命令を実行すべき
かをCPU12は決定できなければならない。これは適切は
命令ポインタIPTRをメモリに格納することにより行われ
る。プロセスが実行中はそのIPTRはIPTRレジスタ76内に
ある。その格納はたとえばメモリ場所36（第２図）で行
われる。 それらの手段の説明においては、作業域32と33とレジス
タ65,67,71,73,74を示す第４図を参照すると便利であ
る。第４図は代表的なメモリ・アドレスと、作業域の内
容を示すものである。 作業域32を有するプロセスは、それの作業域ポインタWP
TRをレジスタ73に挿入することにより現在のプロセスに
される。この場合にはWPTRは10000に等しい。プロセス
が現在のプロセスになると、プロセツサはWPTR-1を調べ
ることにより、すなわち、メモリ場所9999における内容
を調べて、ある命令に対するポインタ84を見つけ、それ
をIPTRレジスタ67にロードすることにより、次に実行す
る命令を見つける。これが現在のプロセスであるが、プ
ロセツサは次の命令を指すためにIPTRレジスタ67の内容
を使用する。 処理中は、プロセツサは、WPTRすなわちＡレジスタ71の
内容のような基準値と、レジスタ65に置かれているオペ
ランドを組合わせることにより形成されるアドレスを有
する変数を使用する。作業域オペレーシヨンからのロー
ドにおいては、「２」のオペランドがメモリ場所10002
にあるものを何でも対象とし、作業域32に対応するプロ
セスが現在行われる。処理を停止する時は、結合されて
いるリストが調べられる。要素85,86は結合されている
リストの部分である。次の作業域を指すメモリ場所9998
におけるWPTR85を見つけるために、プロセツサはWPTR-2
を調べる。ポインタ85は作業域33を指す数11000を含
む。作業域33に対応するプロセスが結合されているリス
ト上の最後のプロセスであるとすると、LPTRレジスタ74
がポインタ11000を含む。結合されているリストにある
プロセスが付加されるまではポインタ86はメモリ場所10
998に格納されない。 ここで３つの手続について説明することにする。PROC r
un（ｗ）がｗにより定められるプロセスをスケジユール
にするため、すなわち、そのプロセスを結合されている
リストに加えるために用いられる。この手続は先に定義
したものであるが、ここでその定義と、その定義に用い
た線番号を参照することにする。 ｗの値が特殊な値「READY」であるとすると、何の動作
も実行されない。これについてのそれ以上の説明は種々
のマイクロコンピユータの間の通信について後で行うこ
とにする。それ以外はｗはプロセス作業域に対するポイ
ンタであつて、線5,6が遂次実行される。線５において
は、LPTRはLPTRレジスタ74の内容を意味する。それは、
結合されているリスト上の最後のプロセスのための作業
域に対する基準アドレスに対するポインタである。アド
レスがLPTR-2であるメモリは次のプロセスのための作業
域ポインタのアドレスを含むが、LPTRが最後のプロセス
に対応するからまだ何もない。いまは線５がｗ（プロセ
スｗにおける作業域ポインタ）をメモリ場所LPTR-2に割
当てるから、いまはプロセスｗは結合されているリスト
の終りにある。この点ではLPTRレジスタ74の内容は最後
のプロセスｗを指さず、最後から２番目のプロセスを指
す。これは、プロセスｗのための作業域ポインタをLPTR
レジスタ74に入れる線６において修正される。このステ
ツプのために、プロセスｗを意図しないのに削除するこ
となしに、結合されているリストに別のプロセスを付加
できる。そのような削除は、LPTRレジスタ74が更新され
ない時に起る。第４図を参照して、ただ２つの処理され
ているプロセスがあり、かつポインタが12000である作
業域にプロセスｗが対応するものとすると、PROC run
（ｗ）が12000をメモリの〔10998〕に入れ、12000をレ
ジスタ74に入れる。 「待機（wait）」と呼ばれる手続は単独で、またはPROC
run（ｗ）と組合せて、使用できる。それ自身でその手
続は現在のプロセスをスケジユールから外し、システム
が次のプロセスを実行できるようにし、それのプログラ
ムの最初の命令における代りにそのプログラム中の適切
な所でそのプロセスを実行する。ここで、PROC waitに
ついて先に行つた定義を参照することにする。PROC「wa
it」が呼出されると（線１）、４つのステツプ（線3,4,
8,9）を有するシーケンスが開始される（線２）。線４
〜７は外部からの要求に関するものであり、これについ
ての説明を延ばすことができる。もつとも、リンク（プ
ロセス）は直列リンク25（第２図）のプロセス・レジス
タ47の内容を表す。線３においては、メモリ〔WPTR-1〕
はアドレスWPTR-1におけるメモリ・スペースである。そ
のアドレスは現在のプロセスの基準アドレスWPTRを基に
している。ここで説明している実施例においては、その
メモリ場所は、プロセスが推奨された時に次に実行され
る命令を指すために用いられる。IPTRレジスタ67の内容
は、現在のプロセスの次に実行する命令を常に指す。し
たがつて、線３は次に実行する命令に対するポインタを
メモリ（なるべくなら同じチツプ上の）に単に格納する
だけである。手続PROC run（ｗ）がPROC waitに先行す
るものとすると、この時には、現在のプロセス（ｗ）は
結合されているリストの終りに付け加えられており（PR
OC run（ｗ）１により）、LPTRレジスタ74は更新されて
おり（やはりPROC run（ｗ）により）、いまはプロセス
ｗのための次の命令に対するポインタは、プロセスｗの
ための作業域ポインタのアドレス（WPTR）に関して既知
の場所、メモリ〔WPTR-1〕に格納されている。したがつ
て、プロセスｗはいまは実行されなくなるための準備が
整う。線８は次のプロセスのための結合されているリス
トを調べる。それの作業域は現在の作業域のアドレスWP
TR-2における内容により指される。したがつて、線８は
結合されているリスト上の次のプロセスのための作業域
ポインタをWPTRレジスタ73に割当てる。今は基準アドレ
スが進み、装置はメモリのアドレスWPTR-1に格納されて
いるポインタを調べることにより、このプロセスのため
の次の命令であるかを探す。第４図を用いるために、作
業域32が現在行われており、それのプロセスがPROC wai
tを含む命令を受けることについて考察する。最初はWPT
Rは10000である。線８において、線73はメモリ・アドレ
ス9998において見出される内容にセツトされる。それは
ポインタ11000である。線９においては、レジスタ67は
メモリ・アドレス10999において見出される命令ポイン
タでセツトされる。したがつて、PROC run（ｗ）の後に
PROC waitが続くものとすると、現在のプロセスがリス
トの終りに付け加えられるものとすると（それの作業域
ポインタが結合されているリストに格納される）、それ
の次の命令に対するポインタはメモリに格納され、それ
は活動を停止させられ、結合されているリスト上の次の
プロセスが適切な命令の始めに開始される。これらの動
作の全てはたつた４つのレジスタを用いて行われる。こ
のように構成することにより、システム中のメモリの量
によつてのみ数が制限されるプロセスのスケジユーリン
グとデスケジユーリングを行えるようにされる。 「moveto」と名づけられた手続は、新しいIPTRへ必ずし
も変更することなしに、作業域基準ポインタを現在のプ
ロセスのための作業域における異なるアドレスにセツト
するために使用できる。したがつて、あるプロセスがそ
れの基準作業域ポインタを10000に有しているものとす
ると、この同じプロセスのために基準ポインタを（1020
0）に変えるためにmoveto（10200）を用いてレジスタを
セツトできる。これはPROC moveto（ｗ）の前記した定
義を参照して次のように説明される。 定義の２行目はこれが一連のステツプであることを宣言
している。３行目と８行目は左マージンから等しくずら
されているから、それらはともに遂次実行される。シス
テムが最後のプロセスでないと仮定する。そうすると、
行２は偽であるからシステムは行６へ飛び越す。行６に
おける条件は真であるから行７が実行される。行７はメ
モリ・アドレスw-2における内容を、結合されているリ
スト上の次のプロセスのための作業域ポインタにセツト
する。次に、行８がWPTRレジスタ73の内容を値ｗに変え
る。今レジスタ73は現在のプロセスのための新しい基準
アドレスを指す。この新しい基準アドレスからの慣例と
なつているずれ（マイナス２）が、次にスケジユールさ
れるプロセスのための作業域に対するポインタを見出
す。次のプロセスがない場合には、行２が真で、LPTRレ
ジスタ74の内容が、最後のプロセスのための基準アドレ
スとしてｗを指すために調整され、その後で現在のプロ
セスの基準アドレスへのポインタを保持するためのレジ
スタ73がｗを指すように調整される。 以上、スケジユーリングについて第４図を説明したが、
いくつかの機能とオペレーシヨンについて第４図を参照
して更に説明する。 作業域からのロード 作業域からのロードはある特定のメモリ場所における内
容を複写し、それを暗黙のうちにＡレジスタ内に置く。
この機能と、好適な実施例の構成は、基準となる現在の
作業域ポインタからのオフセツトにより定められるアド
レスを有するメモリも暗黙のうちに参照する。この基準
アドレスはWPTRレジスタ73に常に格納され、オペランド
・レジスタ65にオフセツトが含まれる。したがつて、式
“memory〔WPTR＋OREG〕”は、WPTRレジスタ73とレジス
タ65との内容を加え合わせることにより見出されるアド
レスを有するメモリの内容を指す。“load"はＡレジス
タ71を指し、スタツクの内容が１つのレジスタにより下
方へ移動させられる、すなわち、Ａレジスタの内容がＢ
レジスタへ移動させられ（データをAREGにロードさせる
ための余地を作る）、BREGの内容がＣレジスタ（もしあ
れば）ヘロードされる。第４図を参照して、WPTRが1000
0であるとすると、コード02を用いて“load from works
pace"は変数２をＡレジスタにロードすることを意味す
る。 この“store to workspace"命令は、Ａレジスタ71に含
まれているのは何であつても、オペランド・レジスタ65
に含まれているオフセツトにより（WPTRレジスタ73に含
まれている）基準アドレスからずらされるアドレスを有
するメモリ領域に動かすことを暗黙のうちに意味するも
のである。また、スタツクは上方へも動く（たとえば、
BREGの内容がAREGへ動き、CREGの内容がBREGへ動く）。
再び第４図を参照して、WPTR＝10000およびOREG＝１で
あるとすると、この機能は、Ａレジスタ71の内容をメモ
リ場所10001に格納することを意味する。それは変数１
である。 作業域内へのポインタのロード 機能“load pointer into workspace"はどのデータも作
業域に格納しない。その代りに、この機能は作業域内の
ある特定の場所へのポインタをＡレジスタ71にロードす
る。これは、たとえば、作業域に格納できるベクトルの
ある特定の部分を指す“load from vector"命令に関連
して使用される。したがつて、第４図を参照して、作業
域32は10000である作業域ポインタWPTRにより参照され
る。作業域内の既知の場所においてはベクトルが存在し
得る。そのベクトルは10200,10201,10202のような複数
の場所を有する。このベクトルの初めは作業域ポインタ
（10000）からのある特定のオフセツト（200）である。
したがつて、ベクトルの初めを見出すためには、オフセ
ツト（200）がオペランド・レジスタ65にロードされ、
それから命令“load pointer into workspace"がアドレ
ス10200をＡレジスタ内に置く。それはそのベクトルの
初めを指す。その後で、ベクトルの初めに関して特定の
メモリ場所を見出すために“load from vector"オペレ
ーシヨンが用いられ、したがつて、作業域ポインタ・レ
ジスタ73の代りにＡレジスタ71に組合わされたオペラン
ド・レジスタ65内のオフセツトをそれは用いる。 リテラル・ロード（load literal） “load literal"命令はオペランド・レジスタ65内にあ
るものはどんなものでもＡレジスタ71（評価スタツクの
１番上）にそのままロードする。第５図を参照して、与
えられた任意の命令の最後の４ビツトがオペランド・レ
ジスタ65にロードされるが、プレフイクシング機能を用
いることにより、４ビツト以上をオペランド・レジスタ
に格納できる。しかし、たとえば、10進表記で6 13のコ
ードを有する命令は、数13をＡレジスタ71にロードし、
Ａレジスタの以前の内容をＢレジスタ72へ桁送りするこ
とを意味する。 飛越し（jump） “jump"機能はプログラム中で分岐するために用いられ
る。現在のプロセスでプロセツサにより次に実行される
命令は、命令ポインタを含んでいるIPTRレジスタ67の内
容により指示される。飛越し命令はオペランド・レジス
タ65の内容を命令ポインタに加え合わせる。プレフイク
シング機能を用いることにより、命令ポインタはそれに
加え合わされた値、またはそれから減じられた値を有す
ることができて、プログラム中で前方または後方へ飛越
すことができる。 手続呼出し（call procedure） “call procedure"機能は前記した“moveto"手続を用い
る。“call procedure"は次に実行する命令のための通
例のメモリ場所（たとえば、第４図のメモリ場所9999）
にIPTRを最初に格納する。次に、その機能は、“call p
rocedure"機能が終了させられた後で次に実行すべき命
令に対するポインタがロードされているＡレジスタ71の
内容を、命令ポインタ・レジスタ67へ転送する。 それから、Ａレジスタ71に作業域ポインタがロードされ
る。これに続いて、“moveto"手続が基準ポインタWPTR
を変更して、その基準ポインタWPTRが現在の作業域内の
異なるアドレスを指すようにする。“moveto（ ）”手
続はWPTRレジスタ73の内容を、movetoに続く括弧の中の
内容にセツトするものである。したがつて、“call pro
cedure（呼出し手続）”の後では現在のプロセスのため
の同じ作業域内の異なる場所を指す作業域ポインタをシ
ステムは有することになり、Ａレジスタ71に前から含ま
れていた異なる命令をシステムが実行する準備がされた
ことになる。 RETURNオペレーシヨンの使用により逆のオペレーシヨン
が行われる。 プロセス実行（run process） このオペレーシヨン“run process"は自身の作業域と１
組の命令を有するプロセスの構成において一般に使用さ
れる。Ａレジスタ71には新しいプロセスのための作業域
用の作業域ポインタがロードされ、Ｂレジスタには新し
いプロセスのための適当な命令ポインタがロードされて
いる。オペレーシヨン“run process"は作業域ポインタ
から適切にオフセツトされたメモリ内の場所に命令ポイ
ンタを格納し、それから括弧内の作業域ポインタを用い
て前記手続PROC run（ ）を呼出す。先に説明したよう
に、これは新しいプロセスのスケジユールを作成する。
すなわち、結合されているリストに新しいプロセスを付
加する。 休止（pause） “休止”オペレーシヨンは、１つのプロセスが他のプロ
セスを除外してALU55を使用することを阻止するために
プログラム中に現れる。このオペレーシヨンはコンパイ
ラによりループ中に挿入される。このオペレーシヨン
は、現在のプロセスを結合されているリストの終りに付
加し、必要なポインタを格納し、現在のプロセスに実行
をしばらく休止させ、結合されているリスト上の次のプ
ロセスを現在のプロセスにする。評価スタツクの内容を
プロセスを損うことなしに捨てることができる時に“pa
use"が実行されるから、評価スタツクの内容は保留され
ない。 結合（join） この“join"オペレーシヨンは、たとえば並行プロセス
が存在する時に用いられ、それらの並行プロセスの全て
が同時刻にプログラム中にある点にあるべきであること
を意図するものである。元のプロセスＰ（０）について
考えることにする。プログラム中にある点においてその
プロセスＰ（０）は並行副プロセスＰ（１）,P（２）,P
（３）…Ｐ（ｎ）に拡がる。それらが実行されると、最
後のプロセスＰ（ｎ＋１）を実行する。しかし、Ｐ
（１）,P（２）…Ｐ（ｎ）の全てが終るまではその最後
のプロセスは起らない。 “join"オペレーシヨンはこのために用いられるもので
ある。カウンタが作業域内で設定され、Ａレジスタ71が
カウントの格納されるメモリに向けられる。カウントは
依然としてアクテイブである（終つていない）副プロセ
スの数に対応する。各副プロセスは“join"オペレーシ
ヨンとともに終る。ある副プロセスがそれの“join"オ
ペレーシヨンに到達した後で、その副プロセスはカウン
トを調べる。カウントが零であると、プログラムは“mo
veto"手続を用いて最後のプログラムへ動く。カウント
が零でなければ、カウントは１だけ減少させられ、それ
から先に述べたようにして副プロセスは“wait"させら
れる。他の副プロセスは零カウントに達するまで実行さ
れる。 同期（synchronise） “synchronise"オペレーシヨンは並行処理にとつて非常
に重要である。というのは、その“synchronise"オペレ
ーシヨンを使用することにより２つのプロセスをある時
刻に同じ点に置くことができるからである。これについ
ては「同じマイクロコンピユータ上のプロセス間の通
信」の項において第９図を参照して説明することにす
る。簡単に説明すれば、同じチツプ上の２つのプロセス
ＸとＹが、たとえば一方のプロセスが必要とするデータ
を他方のプロセスが計算しているために、通信を希望し
たとすると、チヤネル40,41,42または43（第２図）が用
いられる。各プロセスは“synchronise"オペレーシヨン
を有する。 “synchronise"オペレーシヨンに到達する最初のプロセ
スはチヤネルを調べる。チヤネルのアドレスはＡレジス
タ71にロードされているから、“memory〔AREG〕”がそ
のチヤネルのことを言及する。表現式“NIL"は零として
認められる所定の基準のことを指す。第１のプロセスに
よりチヤネルの初めの部分にNILが見出されたとする
と、そのプロセスはそれの作業域ポインタをチヤネルの
第１の部分に置き、それからそれ自身でスケジユールか
ら外れる。それでそのプロセスはプロセスＹがそれの
“sync"オペレーシヨンに到達するのを待つ。プロセス
Ｙが“sync"オペレーシヨンに到達すると、プロセスＹ
は同じチヤネルの第１の部分を調べる。そうすると、NI
Lは見つからないが、その代りにある作業域ポインタを
見つける。それに応答してプロスセＹはプロセスＸをス
ケジユールする（結合されているリストの終りにそれを
加え合わせる）。チヤネルの第１の部分はNILに戻る。
一般に、１つのプロセスから他のプロセスへ転送するた
めのデータが置かれる少くとも第２の部分がチヤネルに
存在する。また、同期オペレーシヨンは一般に対となつ
て起る。２つのプロセスにおける第１の“sync"オレレ
ーシヨンはプロセスにデータを待機させ、それから準備
が整つた時にそのデータを転送させる。第２の“sync"
命令は確認応答を行わせる。したがつて、プロセスから
データを入力しているプロセスは“sync"する。データ
がレデイ状態になつていないとすると、そのデータは
“待機”する。供給プロセスによりデータがレデイ状態
にされると、その供給プロセスは受けるプロセスをスケ
ジユールし、それから受けるプロセスはデータをとる。
それから各プロセスによる“sync"命令が転送の確認応
答をする。データを供給するプロセスによる最初の“sy
nc"は、データをとる準備が整つていることを示す。 同じマイクロコンピユータにおけるプロセス間の通信 先に説明したように、このマイクロコンピユータは同じ
マイクロコンピユータにおけるプロセス間、または異な
るマイクロコンピユータにおけるプロセス間の通信を可
能にする。たとえば、１つのプロセスは自動車の走行距
離の測定、第２のプロセスはその自動車の走行距離に対
する燃料消費量の測定ということがある。第１のプロセ
スは入力として自動車の車輪の回転を表すデータを受
け、走行距離を表す出力を発生する。第２のプロセスは
燃料消費量に関連するデータを入力として受けるが、走
行距離に対する燃料消費量についての有用な出力を発生
できるようになるためには、走行距離についての情報を
得るために第１のプロセスと交信することも必要であ
る。同じマイクロコンピユータにおける通信を処理する
プロセスの場合には、ここで説明している例では第２図
に示されているチヤネル40〜43を通じて通信が行われ
る。このオペレーシヨンには同期オペレーシヨンの使用
が含まれる。その同期オペレーシヨンには、機能とオペ
レーシヨンの前記した表からの機能コード13とオペレー
シヨン・コード11より成るプログラム命令を要する。各
チヤネル40〜43はメモリ内の２つの連続する語場所より
成る。１つの語場所は「プロセス場所」を与え、第２の
語場所は「データ場所」を与える。チヤネルは一方向通
信チヤネルであつて、ある１つの時刻には２つの、そし
てただ２つのプロセスにより共用される。あるアクテイ
ブ・プロセスｘが同じマイクロコンピユータ上のプロセ
スｙと通信することを望んだとすると、第９図ａ〜ｅを
参照して後で説明するシーケンスが行われる。第１に、
プロセスｘはチヤネル（40）のアドレスを識別し、通信
しようと思うデータをそのチヤネルのデータにロードす
る。また、プロセスｘは同期オペレーシヨンのための命
令の実行も行う。プロセス場所がデータを受けることを
待つているプロセスｙの作業域ポインタを有していない
とすると、同期オペレーシヨンはプロセスｘのWPTRをプ
ロセス場所に記録させ、プロセスｘをスケジユールから
外すために“wait"手続を使用する。これは第９図ｂに
示されている位置である。今は、プロセスｘはプロセス
ｙがデータを受ける準備が整うまで待つ。プロセスｙが
データを受けることを希望すると、プロセスｙは同期オ
ペレーシヨンのための命令を実行して、通信チヤネル40
がデータを送る準備が整つているかどうかを調べる。こ
の命令の実行に際して、プロセスｙはプロセスｘの作業
域ポインタをチヤネル40のプロセス場所に置き、オペレ
ーシヨンのリストにおいて述べた同期オペレーシヨンか
らわかるように、同期オペレーシヨンの実行により“ru
n"手続がプロセスｘの作業域ポインタをチヤネル40から
除去させ、実行を待つているプロセスのリストの終りに
プロセスｘを付け加える。これは第９図ｃにおける位置
である。それからプロセスｙはチヤネル40のデータ場所
からデータを読出し、それから同期オペレーシヨンのた
めの別の命令を動作させて、それがデータを受けたこと
を指示する。このためにプロセスｙの作業域ポインタが
チヤネル40のプロセス場所にロードされ、プロセスｙを
待機させる。このためにプロセスｙがスケジユールから
外され、チヤネル40を第９図ｄに示す状態に放置する。
プロセスｘがその上で待機しているリストがプロセスｘ
に到達して、プロセスｘが再びアクテイブ状態にされる
と、いまプロセスｙの作業域ポインタをチヤネル40のプ
ロセス場所に置く同期オペレーシヨンのための別の命令
をプロセスｘが実行し、そのためにプロセスｘの動作を
継続できることになる。それと同時に、プロセスｙがプ
ロセスの待機リストの終りに再び付け加えられて、実行
の準備が整うように、ｘプロセスはプロセスｙに“run"
手続を行わせる。そうすると通信チヤネル40は第９図ｅ
に示す状態となり、プロセスｘは継続され、プロセスｙ
はリスト上で待機している。このようにして、“handsh
ake"オペレーシヨンを行つている両方のプロセスにより
通信が同期される。“handshake"オペレーシヨンにおい
ては、両方のプロセスがオペレーシヨンを同期させるた
めに２つの命令を実行する。それら２つの命令のうちの
一方はプロセスをスケジユールから外し、スケジユール
から外されない方の通信プロセスから適切な信号が受信
された時に、スケジユールから外された方のプロセスだ
けがリストへ戻される。 次に、第10図を参照して、同じマイクロコンピユータ上
で２つの通信プロセスを実行するために必要なプログラ
ムと命令シーケンスの特殊な例について説明することに
する。これは自動車の走行距離と燃料消費量を測定する
ための、先に述べた２つの例を示すものである。マイク
ロコンピユータ170はそれのメモリ域に、変数“rotatio
ns"をカウントする第１のプロセスのための第１の作業
域171と、変数“miles"をカウントする第２のプロセス
のための第２の作業域172とを有する。作業域171は語場
所173を有し、この語場所には“rotation"と呼ばれる入
力チヤネル174のアドレスが含まれる。その入力チヤネ
ルは、外部の回転検出器（図示せず）から各車輪回転数
についてのメツセージを受けるように構成されている直
列リンクの一部を構成する。作業域171は別の語場所175
も有する。この語場所175にはチヤネル“mile"と呼ばれ
る２語メモリ・チヤネル176のアドレスが含まれる。こ
の場合には、このメモリ・チヤネル176は、車輪の1000
回転ごとに1mileの走行を示す作業域171のプロセスから
の出力を受ける。 この第１のプロセスに対するOCCAM言語を用いるプログ
ラムは次の通りである。 行番号はこのプログラムの構成部分ではないが、説明を
容易にするためにつけた。１行目は存在する変数を宣言
する。その変数は“rotations"と呼ばれる。２行目は、
条件TRUEが常に真であるから、終りの無いループであ
る。零回転からスタートする（４行目）。７行目では
“rotation"という名前のチヤネルからの入力を待つ。
１が受けられると、変数“rotations"が１だけ増加させ
られる。最後には1000回転となるから、５行目は偽とな
る。そうすると６、７、８行目はスキツプされ、９行目
で“mile"という名のチヤネルへ１つのデータが出力さ
れる。 それらのOCCAM文がコンパイラにより下記のような機械
命令に変換される。 この機械命令の表においても行番号は説明の便宜上つけ
たものである。１、４、21行はプログラム中における単
なる参考場所である。２行目において値０をＡレジスタ
71にロードする。３行目でＡレジスタ内のデータを作業
域に格納する。命令データ部分は０であるから、このプ
ロセスのための基準アドレスからのオフセツトはない。
いたがつて、作業域ポインタ・レジスタ73はいまは作業
域ポインタWPTRを含む。この作業域ポインタはメモリ内
の、変数“rotations"のために０が格納されている基準
アドレスを指す。５行目で作業域からＡレジスタ71にロ
ードする。命令のデータ部分（その命令はオペランド・
レジスタ65にロードされる）は０であるから、作業領域
の基準アドレスWPTRからのオフセツトは０である。６、
７、８行目において10進値1000を加える。命令のデータ
部における４つの２進ビツトを用いて10進数の1000を表
すことはできないから、10進数1000を加えるためにはプ
レフイクシング・オペレーシヨンを必要とする。そこで
機能コード14（pfix）が用いられる。10進法1000は２進
法では1111101000で表される。これには10ビツトを必要
とするが、標準命令のデータ部は４ビツトであるから、
この値をオペランド・レジスタにロードするためには３
つのステツプを必要とする。８行目は“load literal"
機能のためのコードを含むから、この時には、Ａレジス
タ71には1000の２進値が含まれる。これによりＡレジス
タの内容（０である）がＢレジスタ72へ転送させられ
る。 ９行目では間接機能、すなわちオペレーシヨン“greate
r than"が呼出される。これによりレジスタＡとＢの内
容が比較される。Ｂレジスタの内容がＡレジスタの内容
より大きくなければ、このオペレーシヨンはFALSE
（０）となる。 10行目は“jump nonzero"オペレーシヨンである。９行
目のオペレーシヨンの結果が真であるとすると、Ａレジ
スタの内容が非零値にセツトされ、10行目から９行だけ
前へ飛越しが行われる。これはコードのデータ部におけ
る数字９で示されている。これによりプログラムは21行
目まで前へ飛越す。21行目は出力部である。1000回転が
まだカウントされていないと仮定すると、次に11行目が
実行される。11行目では、作業域機能からのロードは＋
１のオペランドを有する。このことは、基準アドレスか
らのオフセツトが＋１であることを意味する。このメモ
リ・アドレスにおいてチヤネル“rotation"のアドレス
が見出され、このアドレスは作業域からＡレジスタ71に
ロードされる。12行目では同期オペレーシヨンが行われ
る。13行目ではチヤネル“rotation"のアドレスが再び
ロードされ、14行目では再び同期が行われて入力オペレ
ーシヨンが終了される。この簡単な例においてはデータ
は転送されない。15行目では作業域にある変数、オフセ
ツト０、がＡレジスタにロードされる。すなわち、“ro
tations"の現在の値がＡレジスタへロードされる。16行
目においては、データ値１がＡレジスタの内容へそのま
ま加え合わされる。17行目では、Ａレジスタの内容が０
に等しいオフセツトで作業域内に格納される。したがつ
て、チヤネル“rotation"からのデータの受けとりに応
じて変数“rotations"が増加させられたことになる。18
行目は休止オペレーシヨンであつて、次のプロセスを実
行させ、この現在のプロセスをリストの末尾に加える。
このプログラムのこの点においてはＡレジスタ71とＢレ
ジスタ72の内容はプロセスには関連していないことに注
意されたい。19行目と20行目においては負のプレフイツ
クス機能を用いて後方への飛越しが実行される。22行目
においては、基準場所から２場所だけオフセツトされて
いる作業域の内容がロードされる。これはチヤネル“mi
le"のアドレスであつて、それはＡレジスタへロードさ
れる。23行目においては同期オペレーシヨンが行われ
る。25行目で行われる別の“sync"オペレーシヨンによ
り出力が完了させられる。26行目において別の休止が挿
入されて、次のプロセスをスケジユールに加え、このプ
ロセスを結合されているリストの末尾に加える。27行目
と28行目においては負のプレフイクシングを用いて後方
への飛越しが行われる。変数“miles"に関する第２のプ
ロセスは作業域172を使用する。この作業域172は“mil
e"チヤネル176を含む語場所177を有する。“mile"チヤ
ネル176は作業域172のプロセスへ入力を与えるために用
いられる。別の語場所178が第２の入力のアドレスを有
する。この第２の入力は、この場合には、約3.9（１
ガロン）の燃料が消費されるたびに外部の燃料計からの
メツセージを受けるように構成された直列リンクの部分
を形成する、“fuel"チヤネルと呼ばれるチヤネル179で
ある。作業域172は別の語場所180も有する。この語場所
180は、燃料の最後の約3.9（１ガロン）が消費される
間に走行した距離を出力するように構成された直列リン
クの部分を形成する“consumption"チヤネルと呼ばれる
出力チヤネル181のアドレスを有する。明らかに、走行
距離数を示すメツセージをチヤネル176を介して得るた
めには、作業域172内におけるプロセスは作業域171にお
けるプロセスと通信する必要がある。作業域172におけ
るプロセスのための命令シーケンスとプログラムは次の
通りである。 異なるマイクロコンピユータ上のプロセス間の通信 相互に接続されたマイクロコンピユータのネツトワーク
が第11図に示されている。第11図には４台のマイクロコ
ンピユータが示されている。このネツトワークは要求に
応じて二次元または三次元に拡張できことがわかるであ
ろう。各マイクロコンピユータの構造は類似しており、
２本の一方向ワイヤ185,186により別のマイクロコンピ
ユータの直列リンクに相互に接続される。各ワイヤ185,
186は１台のマイクロコンピユータの出力ピン27と、他
の１台のマイクロコンピユータの入力ピン26の間に接続
される。ワイヤ185,186はそれら２本のピンとピンの間
の接続だけに使用されるのであつて、他のマイクロコン
ピユータまたはメモリとの接続に共用されるものではな
い。種々のマイクロコンピユータの間の通信は、同一の
同期オペレーシヨン・シーケンスを用いて全体として類
似のやり方で行われる。これについては第２、11、12、
13図を参照して説明する。チヤネル40（第２図）の代り
に、直列リンクは入力チヤネル45と出力チヤネル46を有
する。各チヤネルはプロセス・レジスタ47とデータ・レ
ジスタ48より成る。それらのレジスタはメモリ・チヤネ
ル40〜43のための語場所と同じやり方でアドレスでき
る。しかし、それらのレジスタは制御ロジツク50により
動作させられる。この制御ロジツクについては第15、16
図を参照して説明することにする。 ２台のマイクロコンピユータの間の直列リンクを通じて
データが送られる時は、そのデータは第13a、13b図に示
されているようなパケツトの形で直列に送られる一連の
データ列の形をとる。データパケツトは第13a図に示す
ような形を有し、出力ピン27により入力ピン26へ送られ
る。データパケツトは値が１である２つの連続するビツ
トで始まり、その後に16個のデータ・ビツトが続き、値
が０のストツプ・ビツトで終る。第13b図に示されてい
る確認応答パケツトが、データパケツトを受けるマイク
ロコンピユータの出力ピン27から、データパケツトを送
るマイクロコンピユータの入力ピン26へ送られる。確認
応答パケツトは値が０のタート・ビツトと、その後に続
く値が０のストツプ・ビツトより成る。各直列リンクの
出力制御ロジツクは、各出力ピン27がデータパケツトま
たは確認応答パケツトを送らない時に値が０のビツトを
連続して送るように出力ピン27を構成するから、入力ピ
ン26がパケツトの１スタート・ビツトを受けるまでは入
力制御ロジツクは入力ピン26上の全ての信号を無視す
る。 入力チヤネルまたは出力チヤネルのプロセス・レジスタ
がプロセスの作業域ポインタを保持している時は、CPU1
2がプロセスの作業域ポインタを実行を待つているリス
トに加え合わせることによりそのプロセスをスケジユー
ルするように、制御ロジツク50は要求（入力要求または
出力要求と呼ばれる）を発生してCPU12へ与えることが
できる。同期ロジツク10は、直列リンクからの各要求信
号を調べるためにCPU12により使用されるセレクタを発
生する。“wait"手続の実行によりアクテイブ・プロセ
スがスケジユールから外された時は、直列リンクからの
要求があるかどうかをCPU12は調べる。もしいくつかの
外部要求があれば、CPU12はリスト上の次のプロセスを
実行する前に、それらの要求の全てを順次サービスす
る。その要求を発生したチヤネルのプロセス・レジスタ
に保持されているプロセスをスケジユーリングすること
によりCPU12は要求をサービスし、プロセス・レジスタ4
7を零にリセツトする。リンク25内の入力チヤネルまた
は出力チヤネルのプロセス・レジスタ47は、そのチヤネ
ルが通信を実行する用意ができた時に、特殊な値READY
を含む。同期オペレーシヨンは手続“run"を行わせる。
その手続“run"により特殊な値READYを検出し、あるプ
ロセスをスケジユーリングする代りに、リンク内の制御
ロジツク50の動作を停止させる。リンク内の制御ロジツ
クはチヤネル上で同期オペレーシヨンを実行できる。そ
の同期オペレーシヨンはチヤネルのプロセス場所をテス
トする。値が零であるとすると、それはその値を特殊な
値READYで置き換え、プロセス・レジスタ上のプロセス
によりひき起される同期オペレーシヨンがその値を零に
リセツトするまで待つ。そうでなければ、前記したよう
にプロセス・レジスタ内のプロセスをスケジユールする
ためにそれはCPU12のための要求を発生し、それからCPU
12はプロセス・レジスタの値を零にリセツトする。その
結果、別のプロセスに同期させるために同期オペレーシ
ヨンが用いられるのと同じやり方で、プロセスは制御ロ
ジツク50に同期させるために同期オペレーシヨンを使用
できる。 リンク25内の出力制御ロジツク50は、出力チヤネル内の
プロセス・レジスタを用いてプロセスとの同期をまずと
り、それから出力チヤネル内のデータ・レジスタからの
データパケツト中のデータを出力ピン27（第２、11図）
を通じて送り、入力ピン26上で確認応答パケツト信号を
待ち、それから出力チヤネル内のプロセス・レジスタを
再び用いてプロセスに同期させる。出力制御ロジツクは
このオペレーシヨンをくり返えし実行する。リンク内の
入力制御ロジツクは入力ピン26からのデータが入力チヤ
ネル内のデータ・レジスタに到達することをまず待ち、
それから入力チヤネル内のプロセス・レジスタを用いて
プロセスに同期させ、次に入力チヤネル内のプロセス・
レジスタを用いてプロセスに再び同期させ、それから確
認応答パケツト信号を出力ピン27へ送る。入力制御ロジ
ツクはこのオペレーシヨンをくり返えし実行する。 以下の説明においては、第11図に示されているマイクロ
コンピユータ１により動作させられるプロセスｘがデー
タを直列リンクを介して、マイクロコンピユータ２によ
り動作させられるプロセスｙへ出力することを望んでい
ると仮定する。この出力を行うために、プロセスｘは出
力すべきデータを出力チヤネルのデータ・レジスタ187
に格納し、プロセス・レジスタ188で同期オペレーシヨ
ンを実行して、ピン27を介してのデータの伝送を直列リ
ンクに開始させる。それからプロセスは同じプロセス・
レジスタ188について別の同期オペレーシヨンを実行し
て、マイクロコンピユータ１の入力ピン26を介して確認
応答パケツトが受けられるまで待つ。確認応答パケツト
は、マイクロコンピユータ２により動作させられるプロ
セスｙがデータを入力したことを意味する。入力するた
めに、プロセツサｙはマイクロコンピユータ２の入力チ
ヤネルのプロセス・レジスタ189について同期オペレー
シヨンの実行して、データ・パケツトがマイクロコンピ
ユータ２のピン26から到達することを待つ。それからプ
ロセスｙはデータ・レジスタ190からデータをとり、別
の同期オペレーシヨンを実行して、マイクロコンピユー
タ２の出力ピン27から確認応答信号を送信させる。 第12図は、プロスセｘとｙが直列リンクを介して通信す
る時に起る典型的なオペレーシヨン・シーケンス中にお
けるプロセス・レジスタ188,189の内容を順次示すもの
である。参照番号188a〜188e,189a〜189eはそれぞれプ
ロセス・レジスタ188,189の内容の引き続状態を表すも
のである。最初に、プロセスｘはマイクロコンピユータ
１の出力チヤネルをアドレスし、出力すべきデータをデ
ータ・レジスタ187にロードし、出力プロセス・レジス
タ188について同期オペレーシヨンを行う。直列リンク
が出力を発する用意が整つていることを示す特殊な値RE
ADY188aをプロセス・レジスタ188が含んでいると仮定す
ると、同期オペレーシヨンによりプロセス・レジスタ18
8の値が零（NIL）188bにリセツトさせる。その結果、制
御ロジツクはデータ・レジスタ187からのデータを、１
本のワイヤ接続185を介してマイクロコンピユータ２の
入力データ・レジスタ190へ送らせる。プロセスｙが入
力をまだ待つていないとすると、マイクロコンピユータ
２内の制御ロジツクがプロセス・レジスタ189の値をNIL
189aからREADY189bへ変えて、データが受けられること
を示す。次に、プロセスｙがプロセス・レジスタ189に
ついて同期オペレーシヨンを行う。そうするとプロセス
・レジスタ189の値がREAD189bからNIL189cに変えられ
る。マイクロコンピユータ２が確認応答信号をマイクロ
コンピユータ１へ送り用意が整つていると仮定すると、
制御ロジツクはプロセス・レジスタ189の値をREADY189d
へ戻す。それからプロセスｙは入力チヤネルのデータ・
レジスタ190からデータをとり、プロセス・レジスタ189
について別の同期オペレーシヨンを実行する。そうする
とプロセス・レジスタ189がNIL189eにリセツトされる。
その結果、制御ロジツクは確認応答信号を１つのワイヤ
接続186を介して送る。この確認応答信号は、プロセス
ｘを動作させるマイクロコンピユータ１の入力ピン26に
より受けられる。確認応答信号を受ける前にプロセスｘ
が第２の同期オペレーシヨンを実行すると仮定すると、
プロセスｘは手続“wait"によりスケジユールから外さ
れ、それの作業域ポインタがプロセス・レジスタ188（1
88c）に格納される。確認応答パケツトが受けられる
と、直列リンクの制御ロジツクが、プロセスｘをスケジ
ユールすることをマイクロコンピユータ１のCPUに求め
る要求を発生し、プロセス・レジスタをリセツトする。
この要求は、現在のプロセスがスケジユールから外され
るとマイクロコンピユータ１のCPUにより直ちにサービ
スされ、CPUはプロセスｘをリストの末尾に加えて、プ
ロセス・レジスタをNIL（188d）にリセツトする。そう
すると制御ロジツクはプロセス・レジスタをREADY（188
e）にリセツトすることにより、リンクが更に出力する
用意が整つたことを示す。そのために直列リンクは、第
12図のシーケンスに示されているように、通信が行われ
る前と同様になつて、次の通信を行う用意を整える。 第14図は、第11図を参照して先に説明したプロセスの２
つのマイクロコンピユータについての動作を示す。しか
し、この場合には、回転数を数えるための作業域171が
マイクロコンピユータ191にあり、距離をカウントする
ための作業域172は別のマイクロコンピユータ192にあ
る。それらのマイクロコンピユータ191,192はそれぞれ
の直列リンク25により相互に接続される。チヤネル“mi
le"176aがマイクロコンピユータの191の直列リンクの出
力チヤネルを形成し、チヤネル“mile"176bがマイクロ
コンピユータ192の直列リンクの入力チヤネルを形成す
る。第14図において２つのプロセスを動作させるために
使用される命令シーケンスとプログラムは、各プロセス
により使用されるチヤネル“mile"のアドレスが、メモ
リ内のチヤネルではなくて直列リンクのチヤネルのアド
レスであることを除き、第10図を参照して説明したもの
に全体として類似する。 リンク制御ロジツクについての説明 次に、第15、16図を参照して、直列リンクの入力チヤネ
ルと出力チヤネル用の制御ロジツク50（第２図）につい
て詳しく説明する。第15図は出力チヤネル46用の制御ロ
ジツクを示し、第16図は入力チヤネル45用の制御ロジツ
クを示す。 出力するために、リンクの制御ロジツク50（第２図）が
出力プロセス・レジスタ47を用いてプロセスにまず同期
してから、出力データ・レジスタ48からのデータをピン
27へ送り、それからピン26からの確認応答信号を待ち、
次に出力プロセス・レジスタ47を再び用いてプロセスに
同期する。制御ロジツク50はこのオペレーシヨンをくり
返えし行う。 入力するために、リンクの制御ロジツク50（第２図）
は、入力ピン26からデータが到達することをまず待ち、
そのデータを入力データ・レジスタ48へ送り、それから
入力プロセス・レジスタ47（第16図）を用いてプロセス
と同期し、次に入力プロセス・レジスタを用いてプロセ
スと再び同期し、その後で確認応答信号をピン27へ送
る。制御ロジツク50はこのオペレーシヨンをくり返えし
行う。 出力と入力のプロセス・レジスタ47によりとられる値
は、プロセスも制御ロジツクも同期を待つていないこと
を示すNILと、制御ロジツクが同期を待つていることを
示すREADYのことがあり、あるいは同期を待つているプ
ロセスの作業域ポインタとすることもできる。 リンクにおいては、各プロセス・レジスタ47と各データ
・レジスタ46がアドレス・デコーダ193を介してバス16
へ接続される。バス16はアドレス・データおよび制御の
ための信号線を含む。制御には“write"信号と、“rea
d"信号と、“busy"信号とを含む。“busy"信号はCPUと
リンク制御ロジツクが、プロセス・レジスタの値を同時
に変えようとしないようにするために用いられる。 リンク内の各プロセス・レジスタ７は、プロセス・レジ
スタ内の値がREADY,NILまたは作業域ポインタのいずれ
であるかを調べるためのロジツク194を含む。 出力データ・レジスタ48（第15図）はアンドゲート195
とオアゲート196を介して出力ピン27に接続される。入
力データ・レジスタ48（第16図）が入力ピン26に直結さ
れる。 リンク内の各プロセス・レジスタには要求ラツチ197が
組合わされる。CPUがWAIT手続を実行する時は、全ての
要求ラツチの状態が常にテストされる。ある要求ラチツ
がセツトされたとすると、対応するプロセス・レジスタ
に保持されている作業域ポインタを有するプロセスが、
それの作業域ポインタをリストの末尾に加えることによ
りスケジルユールされる。CPUがプロセス・レジスタに
書き込む時には要求ラツチは常にクリアされる。 このリンクを介して行われるデータの入力と出力は４状
態マシン282,283,284,285により制御される。各状態マ
シンは現在の状態を保持するための状態レジスタと、プ
ログラム可能なロジツク・アレイとより成る。このプロ
グラム可能なロジツク・アレイは状態レジスタの値と、
状態マシンへの入力信号とに応答して出力信号の所定の
パターンと、状態レジスタのための新しい値を発生す
る。リンクを通つて送られるビツトをカウントするため
にカウンタ286が用いられ、リンクを通つて受けられる
ビツトをカウントするために別のカウンタ287が用いら
れる。 入力および出力のチヤネル制御器とデータ状態マシンは
下記のような入力と出力を有する。入力または出力の名
称は信号の目的を示すものである。 各状態マシンのシーケンスについて、各マシンの現在の
状態、次の状態、入力、出力について以下に説明する。 どのような状態においても、「出力」欄に記載されてい
る出力は１で、他の出力は０である。「入力」欄に記載
されている入力を除き、全ての入力は無視される。 はそれぞれブール代数の演算のand,or,notを示すもので
ある。 第16図に示すように、入力制御ロジツクは、入力データ
状態マシン282の出力端子246に接続されるフリツプフロ
ツプ280を含む。別のフリツプフロツプ281が入力データ
状態マシン282の出力端子245に接続される。両方の制御
状態マシンはクロツク28から与えられるクロツクパルス
により制御される。リンクのあるものに対して、両方の
データ状態マシンはクロツク28からのクロツクパルスに
よつても制御される。第15、16図に示すリンクに対して
は、データ状態マシンは、クロツク28に対して位相が関
係するクロツク22からのクロツクパルスにより制御され
る。クロツク22はこのリンクを低速で動作させることが
できる。動作させられるマイクロコンピユータ・ネツト
ワークの種類に応じて効率を最高にするために、２種類
のクロツク周波数を得ることができる。マイクロコンピ
ユータが近接して群にまとめられると、それらのコンピ
ユータの間の通信はより高速で行うことができる。その
場合には、より高いクロツク周波数を使用できる。マイ
クロコンピユータが遠く離れて配置され、低速動作を必
要とする場合には、満足できる通信を確保するために低
いクロツク周波数を使用できる。 入力チヤネルと出力チヤネルにおいて、制御状態マシン
はプロセス・レジスタ47の内容をモニタし、適切であれ
ばラツチ197をセツトすることによりCPU要求を線199に
生ずる。 出力制御状態マシン285は出力プロセス・レジスタ47を
用いてまずプロセスに同期させる。それから、マシン28
5は“datago"信号211を用いて出力データ状態マシン282
に、出力データ・レジスタ48内のデータをピン27を通じ
て出力させる。出力データ状態マシン284は第13a図を参
照して説明したようにしてデータを送り出し、カウンタ
286内のカウントがなくなるまでレジスタ48内のデータ
を桁送りする。カウンタ48内のカウントがなくなると、
それは“datagone"信号205を出力状態マシンへ戻して、
データの転送が終了したこと、および“datago"信号を
除去すべきことを示す。それから、出力制御状態マシン
はラツチ280からの“ackready"信号264を待ち、入力デ
ータ状態マシン282が、第13b図に示されている確認応答
パケツトをピン26から受けたことを示す。“ackready"
信号264に応答して、出力制御状態マシンは“acktaken"
信号265を出力する。その信号はラツチ280をリセツトす
る。そうすると出力制御ロジツクは出力プロセス・レジ
スタ47を用いて出力プロセスに再び同期させる。 リンクの他の端にあるマイクロコンピユータの入力デー
タ状態マシン282は、入力ピン26に現われる“atartbit"
を待つ。データ・パケツトが検出されると、そのマイク
ロコンピユータの入力データ状態マシン282が、適切な
数のビツトが受けられたことをカウンタ287が示すま
で、データをデータ・シフトレジスタ48へ桁送りし、そ
れから「データを受ける」ラツチ281をセツトする。入
力制御状態マシン283は“dataready"信号262を検出し、
それに応答してラツチ281をセツトする。それから、そ
れは入力プロセス・レジスタ47を用いて入力プロセスに
同期する。その後で、それはプロセス・レジスタ47を用
いて入力プロセスに再び同期し、プロセスがデータ・レ
ジスタ48からデータを得たことを確認し、次に“ackgo"
信号261を用いて出力データ状態マシンに確認応答パケ
ツトをピン27を介して送らせる。出力データ状態マシン
284をデータを送らない時は、そのマシンはスタート・
ビツトとストツプ・ビツトを発生する。それらのビツト
は確認応答パケツト（13a図）を構成する。マイクロコ
ンピユータのデータ・パケツトを送つた入力データ状態
マシン282は確認応答パケツトを検出し、「確認応答を
受けた」ラツチ280をセツトする。前記したように、送
信マイクロコンピユータの出力制御状態マシン285はこ
れを待つており、その信号を検出するとラツチ280をリ
セツトして第２の同期オペレーシヨンを行う。出力リン
クと入力リンクの両方におけるリンク・ロジツクの状態
は、次の送信の用意が整うように、いまは通信が行われ
た以前と同じである。 チツプとメモリの形成 先に説明したように、本発明のマイクロコンピユータは
チツプ（集積回路装置）上に外部メモリなしでマイクロ
コンピユータを動作させることができる十分なメモリを
RAMの形で有するからとくに有利である。もつとも、要
求があれば外部メモリを使用することもできる。プロセ
ツサが形成されているチツプ上に適切なメモリを形成す
るのに十分なスペースをとることにはいろいろと問題が
ある。各メモリセルに必要な面積をできるだけ小さく
し、同じチツプ上のプロセツサのような同期しないで動
作している回路からのRAMへのノイズ妨害を減少させる
と同時に、何枚かのシリコンチツプから許容できるマイ
クロコンピユータを、とくに、チツプ上に作られる最大
で最高の集積密度の部品であるメモリを満足できる歩留
りで製造することが必要である。 各メモリの必要とするチツプ面積を小さくするために、
本発明のこの実施例では、より一般的なデンプリーシヨ
ン（depletion）形トランジスタ負荷または相補プルア
ツプ・トランジスタではなくて、高インピーダンス抵抗
負荷を用いる静的セル（SRAM）を用いる。この実施例で
用いる製造技術は高抵抗率の多結晶シリコンの膜を用い
る。その多結晶シリコン中に抵抗負荷が形成される。メ
モリは32KビツトのSRAMで構成できる。SRAMの各セル
は、多結晶シリコン膜内に形成されるゲートを有するト
ランジスタより成る。トランジスタのゲートと抵抗負荷
は同じ多結晶シリコン膜内に、または異なる多結晶シリ
コン膜内に形成できる。 抵抗負荷SRAMはそれが形成されているシリコン材料内に
入りこむ電気的ノイズから妨害を受けやすく、また、存
在することがある少数キヤリヤにより内臓データがつぶ
されることが起り得る。チツプ上の他の回路により発生
されるノイズと、チツプ上の他の回路から注入された少
数キヤリヤとからSRAMを遮へいするために、SRAMは第17
図に示すようにシリコンの電気的に分離された領域に形
成される。ｎチヤネル基板300に別々のｐ形井戸301,302
が形成される。RAMセルが、RAMアレイをｐ形井戸301の
内部に配置することにより、他の回路および関連する基
板ノイズから分離される。これによりRAMセルは、井戸
と基準の間の電位障壁により基板中に発生された少数キ
ヤリヤから分離され、井戸の中で発生された少数キヤリ
ヤは基板中に集められる確率が高い。第17図で、RAMア
レイはｐ形の井戸301の中に配置されたｎチヤネル・ア
レイである。周辺回路のｎチヤネル・トランジスタを別
のｐ形井戸302の中に入れることにより、それらのｎチ
ヤネル・トランジスタはRAMアレイから分離される。 この技術はMOSまたはｐ形井戸CMOS製造技術と完全に両
立する。ここで説明している例においてはｐ形井戸のCM
OSが用いられ、周辺回路のどのｎチヤネル・トランジス
タもｎ形基板の上に置かれて、井戸と基板の間の電位障
壁によりRAMアレイから分離される。メモリ・アレイを
含んでいる各井戸は接地金属により囲まれる。その接地
金属は高密度にドープされたｐ形領域を介して周囲のメ
モリ・アレイ井戸に接触する。メモリ・アレイ内には、
各セル対ごとに、井戸を介して接地されるｐ形拡散領域
が存在する。基板のバイアスは不要である。 シリコンチツプからの製品の歩留りを高くするためにメ
モリに冗長性が与えられる。メモリは行デコーダと列デ
コーダによりそれぞれアクセスできる行と列に分けられ
る。正常な行と正常な列に加えて、いくつかの冗長行と
冗長列が設けられるとともに、それら予備の行と列のた
めに予備の行デコーダと列デコーダが設けられる。予備
の行デコーダと列エコーダは、試験中に欠陥のあること
がわかつた行または列を、たとえばレーザで開回路にで
きるように、ヒユーズを含む。レーザによりヒユーズが
とばされて、欠陥であることが判明した列または行の検
出器を動作不能とし、欠陥である列または行のアドレス
で予備の適切な列デコーダまたは行デコーダをプログラ
ミングすることにより、予備の列または行を使用可能な
位置に置くことができる。 ｎ形井戸CMOS製造技術を使用できるようにするために、
以下に説明する別の分離技術を採用できる。第18図を参
照して、低抵抗率のｐ形基板405の上に高抵抗率のｐ形
エピタキシヤル層が形成される。 セルアレイはこのエピタキシヤル層の領域401の中に形
成され、高濃度に拡散されたｎ形井戸402により完全に
囲まれる。領域403内の他の回路により発生された少数
キヤリヤはｎ形井戸402へひき寄せられ、そこで無害な
多数キヤリヤになり、または高濃度にドープされている
ｐ形基板405において再結合する。ｐチヤネル・トラン
ジスタがｎ形井戸404の中に置かれ、そこで壁と基板の
間の電位障壁により少数キヤリヤは分離される。 付加事項 本発明は以上説明した実施例に限定されるものではな
い。たとえば、第２図に示した直列リンクは別々のプロ
セス・レジスタ47を有するが、レジスタ47により与えら
れる機能は、RAM19内のメモリ場所により行うことがで
きる。この場合には、機能している直列リンクをCPUは
識別できなければならず、これは各直列リンクの各チヤ
ネルを第２図の同期ロジツクへ別々に接続することによ
り達成できる。 １組のデータ・レジスタとバスのセツトが第３図に示さ
れており、ある場合には１台のマイクロコンピユータに
そのようなセツトを含ませることが望ましく、または１
台のマイクロコンピユータに２つのCPUを有することも
望ましいことがある。 オペランドの長さを変えるためにpfixとnfixの機能を用
いる前記原理は任意の語長のマイクロコンピユータに応
用できる。本発明は、16ビツト語で動作するマシンに限
定されるのでもなければ、16ビツト・オペランド・レジ
スタに限定されるのでもなく、たとえば、８ビツトある
いは８ビツトの整数倍の語長を有するプロセツサはそれ
らの命令を使用できる。本発明は32ビツト語マイクロコ
ンピユータにとくに応用できる。 CPUは、ＡレジスタとＢレジスタに加えて、CREGまたはD
REGのような別のレジスタを評価スタツク内に含むこと
ができる。そうすると、付加レジスタを使用できるよう
にある機能とオペレーシヨンを変更できる。たとえば、 Areg:＝BregをSEQ Areg:＝Breg Breg:＝Creg Creg:＝Dreg により置き換えることができる。 Breg:＝AregをSEQ Dreg:＝Creg Creg:＝Breg Breg:＝Areg で置き換えることができる。 もちろん、他の機能またはオペレーシヨンを付加して余
分のレジスタを利用できるようにすることもできる。第
３図を参照して説明した実施例はＡレジスタとＢレジス
タのみを含んでいるが、本発明の好適な実施例において
は、スタツク内に３個のレジスタが用いられる。 以上の説明において、機能セツトは、間接機能“operat
e"の使用により選択できるオペレーシヨンの拡張可能な
リストが続く複数の機能を機能セツトはリストにまとめ
る。あらゆる場合に、それらの機能とオペレーシヨン
は、マイクロコンピユータを動作させるために有用な命
令のフオームと考えることができる。しかし、第５図に
示されているような固定フオーマツトの「命令」に対し
て述べた利点を得るために、機能とオペレーシヨンとの
セツトを主機能（直接機能と、プレフイクシング機能
と、間接機能とより成る）セツトと、二次命令（間接機
能の使用により選択できるオペレーシヨンより成る）の
セツトと考えることができる。効率を最高にするため
に、最も一般的に使用される主命令は、第５図に示され
ている命令フオーマツトの４ビツトだけを必要とし、し
たがつて、オペランド・レジスタ65にロードさせるため
に使用でき、かつ命令のためのオペランドとして使用さ
れる。一般的に用いられる度合の低い第２の命令に対し
ては、求められた命令を識別するために第５図に示され
ている全部で８ビツトの命令フオーマツトを必要とす
る。したがつて、第５図に示されている固定フオーマツ
ト命令によりデータに第２の命令を伴うことはできず、
したがつて、第２の命令はオペランド・レジスタ65以外
のレジスタに保持されているデータで動作する。 第４図に示す命令フオーマツトは半分に分けられた８ビ
ツトを含むが、他のビツト長を使用できること、機能と
データに分けても２つの部分のビツト長が必ずしも等し
くなるものではないことがわかるであろう。 以上説明した本発明は、マイクロコンピユータの効率と
スループツトを劇的に向上させる組合せを提供するもの
である。一定フオーマツトの命令を用い、最もよく用い
られる機能は直接利用でき、かつ他の機能は間接的に利
用できるような機能セツトを有し、プロセスの間の通信
とプロセス間の同期のために構成し、マイクロコンピユ
ータ間の点‐点通信を行えるようにし、各マイクロコン
ピユータのチツプと同じチツプ上にメモリを設けること
により、本発明の種々の面によるマイクロコンピユータ
は１秒間に1000万個の命令を処理する速度を達成でき
る。わずかに約25.4×50.8cm（10×20インチ）のボード
に納められるアレイが1000万命令／秒の速度を達成でき
るのである。OCCAM（商標）を用いるTransputer（商
標）マイクロコンピユータ・アレイは、たとえばPASCAL
を用いるモトローラ（Motorola）68000より２桁も高速
である。OCCAMでプログラムされた１台のTransputer
は、PASCALを用いる１台の68000マイクロコンピユータ
より約２〜３倍速い。先行技術においては、マイクロコ
ンピユータがアレイ状に加え合わされると、性能の向上
率はプロセツサ数の増加とともにしだいに低下するが、
本発明のマイクロコンピユータを用いると、性能はプロ
セツサの数に比較して向上する。このように、本発明は
先行技術よりも性能を劇的に向上させることがわかるで
あろう。

【図面の簡単な説明】

第１図は本発明のマイクロコンピユータの主な特徴を示
すブロツク図、第２図は第１図に示すいくつかの部品、
とくにメモリと、外部通信用の直列リンクの詳しいブロ
ツク図、第３図は中央処理装置のレジスタとデータ路お
よび演算論理装置、ならびに中央処理装置とマイクロコ
ンピユータの他のユニツトの間のインタフエイスをとく
に示す詳しいブロツク図、第４図はメモリ内の作業域の
使用を示す略図、第５図はこのマイクロコンピユータで
使用される命令のフオームを示す略図、第６図は複数の
タイミング制御信号の相対的なタイミング波形図、第７
図はタイミング制御信号発生の様子を示すブロツク図、
第８図は第１〜３図のマイクロコンピユータの可変長オ
ペランドによる動作を示すブロツク図、第９図ａ〜ｅは
同じマイクロコンピユータにより実行される２つのプロ
セスの間の２語チヤネルを用いる通信の１つのやり方に
おける引き続くオペレーシヨンを示す略図、第10図は１
台のマイクロコンピユータにおける２つの通信プロセス
のオペレーシヨンを示す図、第11図は２台のマイクロコ
ンピユータの間の直列リング接続の詳細を含む、相互に
接続されたマイクロコンピユータのネツトワーク図、第
12図は異なるマイクロコンピユータで実行される２つの
プロセスの間の直列リンクを介する通信を行うための一
連のオペレーシヨンを示す略図、第13a、13b図は２台の
マイクロコンピユータの間の直列リンクを介する通信の
ためのデータ・パケツトと確認応答パケツトのフオーマ
ツト図、第14図は相互に接続された２台のマイクロコン
ピユータにおける第10図の同じ２つの通信プロセスの動
作を示すブロツク図、第15図は１つの出力直列リンクの
論理図、第16図は１つの入力直列リンクの論理図、第17
図は第１図のマイクロコンピユータに使用できるチツプ
の構造図、第18図は第１図のマイクロコンピユータに使
用できる別のチツプ構造図である。 10……同期ロジツク、12……CPU、13,20……ROM、14…
…メモリ・インタフエイス、15……インタフエイス制御
ロジツク、19……RAM、23……外部メモリ・インタフエ
イス、25……直列リンク、47……プロセス・レジスタ、
48……データ・レジスタ、50……制御ロジツク、56……
レジスタバス制御スイツチ、64……デコーダ、154〜157
……遅延器、193……アドレス・デコーダ、282……出力
制御状態マシン、28……ビツト・カウンタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨナサン・エドワ−ズ イギリス国ブリストル・ビ−エス19 ４エ ツチエヌ・ヤトン・メンデイツプ・ロ−ド 110 (72)発明者 デイビツド・レオナ−ド・ウオ−ラ− イギリス国ビ−エス14オ−ユ−エ−・エイ ボン・ホイツトチヤ−チ・スト−ンベリ −・ロ−ド60 (56)参考文献 特開 昭57−29123（ＪＰ，Ａ) 特開 昭57−71169（ＪＰ，Ａ) 特開 昭57−154869（ＪＰ，Ａ) 特開 昭53−10228（ＪＰ，Ａ) 特開 昭52−99027（ＪＰ，Ａ) Ｅｌｅｃｔｒｏｎｉｃｓ，51［３ ］（1978）Ｐ．95〜103

Claims (13)

【特許請求の範囲】
1. 【請求項１】第１の形式の半導体材料の基板を有する単
   一集積回路上にオンチップ・プロセッサおよびオンチッ
   プ・RAMメモリーをそなえ、 前記オンチップ・RAMメモリーは、前記オンチップ・プ
   ロセッサにより実行されるプログラムを保持するための
   少なくとも1Kバイトの高密度RAMアレイを有することを
   特徴とするマイクロコンピュータにおいて、 前記マイクロコンピュータは、 （ａ）前記RAMアレイからプログラム・インストラクシ
   ョンを得るためのポインタを提供する手段と、 （ｂ）前記RAMアレイに蓄積されたプログラムからイン
   ストラクションを受け取るため前記RAMアレイに接続さ
   れたインストラクション受領手段と、 （ｃ）前記インストラクション受領手段により受領され
   たインストラクションをデコードするためのインストラ
   クション・デコード手段と、 （ｄ）メモリー動作と独立に動作しうる回路を有する複
   数のオンチップ・トランジスタと、 （ｅ）基板中に形成された第１分離ウェルであって、前
   記基板中に該基板と異なる導電形式の半導体材料で形成
   された少なくとも1KバイトのRAMアレイを提供する複数
   のRAMセルを持った第１の分離領域と、 （ｆ）前記基板とは異なる導電形式の半導体材料で形成
   され、前記第１分離ウェルから分離された第２分離ウェ
   ルであって、メモリー動作と独立に動作しうるトランジ
   スタを有する第２分離領域とをそなえ、 前記RAMアレイは、前記独立に動作するトランジスタと
   同一チップ上に配され、かつ前記トランジスタの独立し
   た動作によるノイズから保護されることを特徴とするマ
   イクロコンピュータ。
2. 【請求項２】特許請求の範囲第１項記載のマイクロコン
   ピュータにおいて、 他のマイクロコンピュータとプロセス間通信するための
   複数の通信リンクをそなえ、 この通信リンクは、RAMセルの分離ウェルから分離され
   た分離ウェル中に配されたトランジスタを有し、かつ前
   記RAMセルの動作に非同期的に動作するように構成され
   たマイクロコンピュータ。
3. 【請求項３】特許請求の範囲第２項記載のマイクロコン
   ピュータにおいて、 前記RAMセルは、高インピーダンス抵抗負荷およびトラ
   ンジスタとともに形成された複数のRAMをそなえるマイ
   クロコンピュータ。
4. 【請求項４】特許請求の範囲第３項記載のマイクロコン
   ピュータにおいて、 抵抗負荷が、多結晶シリコン中に形成されたマイクロコ
   ンピュータ。
5. 【請求項５】特許請求の範囲第１項ないし第４項の何れ
   かに記載のマイクロコンピュータにおいて、 前記第１および第２の分離領域の各々は、前記基板中に
   形成された前記基板とは異なる導電形式の半導体材料の
   ウェルをそなえたマイクロコンピュータ。
6. 【請求項６】特許請求の範囲第１項記載のマイクロコン
   ピュータにおいて、 ２以上のＰ形半導体の分離ウェルを有するｎチャネルト
   ランジスタをそなえたマイクロコンピュータ。
7. 【請求項７】特許請求の範囲第６項記載のマイクロコン
   ピュータにおいて、 前記RAMセルが、ｐ形ウェル内に配されたｎチャネルト
   ランジスタをそなえたマイクロコンピュータ。
8. 【請求項８】特許請求の範囲第１項または第４項記載の
   マイクロコンピュータにおいて、 前記RAMアレイは、主メモリーアレイと冗長メモリーア
   レイとを、前記主メモリーアレイ中に欠陥メモリー要素
   が生じたとき、冗長メモリーの使用を可能にする手段と
   ともにそなえたマイクロコンピュータ。
9. 【請求項９】特許請求の範囲第８項記載のマイクロコン
   ピュータにおいて、 前記冗長メモリーアレイは、ヒューズ要素を介して前記
   主メモリーアレイと相互接続可能なメモリー要素の冗長
   行および列を有するマイクロコンピュータ。
10. 【請求項１０】特許請求の範囲第２項記載のマイクロコ
    ンピュータにおいて、 前記RAMセルは、少くとも４つの1KバイトRAMをそなえた
    マイクロコンピュータ。
11. 【請求項１１】第１の形式の半導体材料の基板を有する
    単一の集積回路チップ上に、オンチップ・論理回路およ
    びオンチップ・メモリーをそなえ、 前記オンチップ・メモリーは、少なくとも1Kバイトの蓄
    積容量を持ったメモリーセルの高密度RAMアレイを有
    し、 前記集積回路チップは、 （ａ）前記RAMアレイからプログラム・インストラクシ
    ョンを得るためのポインタを提供する手段と、 （ｂ）前記RAMアレイに蓄積されたプログラムからイン
    ストラクションを受け取るため前記RAMアレイに接続さ
    れたインストラクション受領手段と、 （ｃ）前記インストラクション受領手段により受領され
    たインストラクションをデコードするためのインストラ
    クション・デコード手段と、 （ｄ）前記論理回路を有し、前記RAMアレイの動作と独
    立に動作し得る、複数のオンチップ・トランジスタ（1
    2,25）と、 （ｅ）前記基板中に前記基板と同一導電形式の半導体材
    料で形成され、前記高密度RAMアレイ（19）の前記メモ
    リーセルを含んだ第１の分離領域（401）と、 （ｆ）前記第１の分離領域（401）と分離されて前記基
    板と同一導電形式の半導体材料で形成され、前記RAMア
    レイ（19）の前記動作と独立して動作し得る前記トラン
    ジスタ（12,25）を含む第２の分離領域（403）と、 （ｇ）前記第１の分離領域と第２の分離領域とを分離す
    るため前記基板中に形成された分離ウェルであって、前
    記基板と異なる導電形式の半導体材料で形成された分離
    手段（402）とを有し、 前記高密度RAMアレイは、前記独立に動作するトランジ
    スタと同一チップ上に配されて前記トランジスタの独立
    した動作に起因するノイズから保護されるようにしたマ
    イクロプロセッサ。
12. 【請求項１２】特許請求の範囲第11項に記載のマイクロ
    コンピュータにおいて、 前記分離領域の一つは、前記基板と同一導電形式の半導
    体材料の領域であって、前記領域は、前記基板と異なる
    導電形式の半導体材料のウェルにより取り囲まれたマイ
    クロコンピュータ。
13. 【請求項１３】特許請求の範囲第11項記載のマイクロコ
    ンピュータにおいて、 高抵抗率ｐ形エピタキシャル層が上部に形成された低抵
    抗率のｐ形半導体の基板をそなえ、 前記メモリーセルは、前記エピタキシャル層内に配され
    ｎ形領域に囲まれてメモリーセルを絶縁するようにした
    マイクロコンピュータ。