JPH0468568A

JPH0468568A - 半導体装置の製造方法

Info

Publication number: JPH0468568A
Application number: JP18189590A
Authority: JP
Inventors: Hiroshi Horie; 博堀江
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-07-09
Filing date: 1990-07-09
Publication date: 1992-03-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要］ＳＯＩ基板を用いた半導体装置の製造方法に関半導体層
の反りを防止して、半導体素子の特性を良好に保ことを
目的とし、半導体基板面の一部に不純物層を形成する工程と、該半
導体基板の上に半導体層を形成する工程と、前記不純物
層に達する開口部を前記半導体層に形成する工程と、該
開口部を通して前記不純物層をエツチングし、前記不純
物層を選択的に除去して空洞を形成する工程と、前記半
導体層表面、前記開口部内面及び前記空洞内面に熱酸化
法によって酸化膜を形成する工程と、前記半導体層表面
の前記酸化膜を除去する工程とを含み構成する。

〔産業上の利用分野］本発明は、半導体装置の製造方法に関し、より詳しくは
、ＳＯＩ基板を用いた半導体装置の製造方法に関する。

［従来の技術］半導体装置においては、例えばＭＯ３Ｉ−ランジスタの
接合容量を低下させて高速動作を行わせたり、耐放射線
、高温動作等を図るために、５０１（ｓｉｌｉｃｏｎ−
ｏｎ−ｉｎｓｕｌａｔｏｒ）基板が使用されている。

Ｓｏｌ基板を形成する方法には、基板張合わせや、ＳＩ
ＭＯＸ等があり、本出願人も特開平ｌ−１０１６６０号
において新たなＳ０１基板の製造方法を提案している。

即ち、第２図に示すように、シリコンよりなる半導体基
板ａの表層の素子形成領域に高濃度の不純物層すを形成
し、この上にシリコよりなるエピタキシャル層Ｃを積層
した後（第２図（ａ））、この上に窒化膜ｄを積層する
とともに、不純物層すの上方に細長い２つの窓ｅを平行
に設けたレジストマスク「を形成する（第２図（ｂ））
。

そして、レジストマスクｆの窓ｅを通して異方性エツチ
ングすることにより、窒化膜ｄ及びエピタキシャル層Ｃ
に開口部ｇを形成して不純物層すを露出した後に（第２
［１Ｊ（ｃ））、この開口部ｇを通してエツチング液を
供給し、ウェットエツチングにより不純物層ｇを選択的
に除去する（第２図（ｄ））。

二の結果、エピタキシ島ル層Ｃの下には開口部ｇに繋が
る空洞りが形成される一方、その上のエピタキシャル層
Ｃは半導体基板ａから分離されることになる。

次に、レジストマスクｆを除去した後に、窒化膜ｄを酸
化防止膜として使用して半導体基板ａ及びエピタキシャ
ル層Ｃを熱酸化すると、開口部ｇ及び空１ｈに沿った面
が酸化されてその面に５ｉＯｚ膜１が形成され、半導体
基板ａの一部がＳＯＩ構造となる（第２図（ｅ））。

そして、窒化膜ｄを燐酸により除去した後に素子を形成
することになる。

〔発明が解決しようとする課題〕

しかし、このような方法によれば、開口部ｇ及び空洞り
によって分離されたエピタキシャル層Ｃのうち、その下
面及び側面が酸化されて膨張することになるため、その
領域のエピタキシャル層Ｃが反って歪が生しるため、こ
こにＭＯＳ）ランジスタを形成すると、移動度が低下し
たりリーク電流が発生し易くなって特性が劣化するとい
ったきらいがある。

本発明はこのような問題に鑑みてなされたものであって
、エピタキシャル層の反りを防止して、半導体素子の特
性を良好に保ことかできる半導体装置の製造方法を低供
することを目的とする。

〔課題を解決するための手段］上記した課題は、第１図に示すように、半導体基板１表
層の一部に不純物層３を形成する工程と、該半導体基板
１の上に半導体層４を形成する工程と、前記不純物層３
に達する開口部７を前記半導体層４に形成する工程と、
該開口部７を通して前記不純物層３をエツチングし、前
記不純物層３を選択的に除去して空洞８を形成する工程
と、前記半導体層４上面、前記開ロ部７内面及び前記空
洞８内面に熱酸化法によって酸化膜９を形成する工程と
、前記半導体層４上面の前記酸化＃９を除去する工程と
を存する半導体装置の製造方法、または、前記酸化膜９
を形成した後に、導電体又は半導体を、前記半導体層４
の上に堆積するとともに、前記開口部７及び前記空洞８
の内部に充填する工程と、前記半導体層４上の該導電体
又は半導体と、前記酸化膜９とをエツチングし、空洞８
の上にある前記半導体層４を露出させる工程を有する半
導体装置の製造方法によって達成する。

開口部７及び空洞８内に導電体等を充填しておけば、半
導体層４上の酸化膜９をドライエツチング等により除去
する際に、開口部７及び空洞８内において導電体等がそ
のまま残存するため、その導電体等をバルク配線とじて
使用することができ、半導体装置を多層配線構造とする
場合に平坦化が図れる。

〔作　用〕

本発明によれば、半導体層４の下に形成された空洞８の
内面だけでなく、半導体層４の上面を同時に熱酸化して
酸化膜９を形成し、その後に、半導体層４上面の酸化膜
９を除去するようにしている。

このため、空洞８により分離された半導体層４が、熱酸
化の際に反ることがなくなるため、この半導体層４が歪
むことがなくなり、ここに形成する素子にリーク電流が
生したり、移動度が低下することがなくなる。

また、熱酸化により酸化膜９を形成した後に、〔実施例
］そこで、以下に本発明の詳細を図面に基づいて説明する
。

第１図は、本発明の一実施例の製造工程を示す断面図で
あって、図中符号１は、結晶面方位（１００）を上にし
たシリコンよりなる半導体基板で、まず、この半導体基
板１にフォトレジスト２を塗布し、これを露光、現像し
て素子形成領域に例えば矩形上の窓を形成する（第１１
］（ａ））。

そして、フォトレジスト２をマスクにして半導体基ｖｉ
１の表面に、加速電圧７０ｋｅＶ、ドーズ量１　ｘ　ｌ
　Ｑ　１６／ｃｊで砒素イオンを注入し、ついで、温度
１１００″Ｃの熱処理により不純物を拡散し、厚さ１μ
ｍ程度の高濃度のｎ゛型不純物層３を形成する（第１図
（ｂ））。

次に、フォトレジスト２を除去した後、エビタキンヤル
成長法によって半導体基板ｌの上にシリコン層４を約５
００ｎｍ程度積層する（第１図（Ｃ））。

この後に、第１［１（ｄ）の斜視断面図に示すように、
別のフォトレジスト５よりなるマスクを形成し、そのう
ちｎ゛型不純物層３の上方位置に、２つの細長い窓６を
ほぼ平行に形成する。

そして、反応性イオンエンチング法（ＲＩＥ）によって
、フォトレジスト５の窓６から露出したシリコン層４を
ｎ゛型不純物層３に到達するまで異方性エンチングして
、シリコン層４に開口部７を形成する（第１図（ｅ））
。

次に、フォトレジスト５を除去した後、フッ酸・硝酸・
酢酸の混合液に半導体基板１を浸漬すると、シリコン層
４の開口部７から侵入した混合液は、ｎ゛型不純物層３
を選択的にエツチングする。

そのエツチング選択比は、高濃度層と低濃度層とで３桁
以上が得られるため、２つの開口部６によって挟まれた
領域のノリコン層４の下に空洞８が形成され、半導体基
板１から分離したシリコン層４ａが形成されることにな
る（第１図（ｆ））。

なお、この場合、塩素ガスを光励起させた光エツチング
法によりｎ°型不純物層３を選択的にエツチングして空
洞８を形成することも可能である。

この後に、フォトレジスト５を除去し、ついで、半導体
基板１を酸素雰囲気において１０００°Ｃ程度の温度で
加熱すると、分離されたシリコン層４ａの上面にシリコ
ン酸化膜（Ｓ１０□膜）９が成長するとともに、開口部
７の内面及び空洞８内面にＳＯ□膜９が形成される（第
１図（ｇ））。この場合、Ｓ１０□膜９の厚さを約４０
０ｒ＋ｍにすれば、空洞８の上に存在するシリコン層４
ａの厚さが約１１００ｎ程度に減少する。

次に、減圧ＣＶＤ法のような回り込みの良い成膜法によ
り多結晶シリコン膜１０を成長させると、シリコン層４
の上だけでなく、ＳｉＯ□膜９によって狡くなった開口
部７及び空洞８の中にも多結晶ソリコンＩＩＩ！１０が
成長してこれらの中を埋めることになる（第１図（ｈ）
）。

この後に、ＲＩＥ法により多結晶シリコン膜ＩＯ及びン
リコン酸化ＩＦＪ９を異方性エンチングし、空洞８上方
のシリコン層４ａを露出させる（第１図（１））。

これにより、部分的にＳｏｌ構造を存する半導体基板が
形成されたことＳ：なる。

この方法によれば、素子形成頭載のシリコン層４を熱酸
化する場合に、空洞８の上のソリコン層４ａの表面全体
に酸化膜９が形成されるため、反りが生しることはなく
、また、その酸化＃９を除去した後に表れるシリコン層
４に歪みが発生することがなくなり、例えばＭＯＳトラ
ンジスタを形成する場合に、リーク電流や移動度の低下
による誤動作、特性劣化を未然に防止することになる。

なお、上記した実施例５二おいては、シリコン層の開口
部７やその下の空洞８内に多結晶シリコン１０を形成し
たが、その代わりに、非晶質シリコン等の半導体や、導
電体を成長させてもよい。

また、これらの半導体を形成する際に不純物を含有させ
たり、あるいは半導体を成長させた後に、不純物を注入
、拡散し、この半導体を導電化することもできる。そし
て、この導電性の膜をバルク配線に使用したり、ゲート
電極等に使用することが可能になる。

〔発明の効果］以上のべたように本発明によれば、半導体層の下に形成
された空洞の内面だけでなく、半導体層の上面を同時に
熱酸化して酸化膜を形成し、その後に、半導体層上面の
酸化膜を除去するようにしたので、空洞によって分離さ
れた半導体層が熱酸化の際に反ることがなくなり、ここ
に形成される素子の歪によるリーク電流や、移動度低下
等の発生を未然に防止することができる。

また、熱酸化により酸化膜を形成する後に、開口部及び
空洞内に導電体等を充填するようにしたので、半導体層
上の酸化膜を除去する際に、開口部及び空洞内において
導電体等がそのまま残存させて、その導電体等をバルク
配線として使用することができ、半導体装置を多層配線
構造にする場合に平坦化が可能になる。

【図面の簡単な説明】

第１図は、本発明の一実施例の工程を示す断面図、第２図は、従来方法の一例を示す断面図である。（符号の説明）１・・・半導体基板、３・・・不純物層、４・・・シリコン層（半導体層）、７・・・開口部、８・・・空洞、９・・・ＳｉＯ□膜（酸化膜）、１０・・・多結晶シリコン（導電体、半導体）。出　願　人　　冨士通株式会社

Claims

【特許請求の範囲】

（１）半導体基板（１）表層の一部に不純物層（３）を
形成する工程と、該半導体基板（１）の上に半導体層（４）を形成する工
程と、前記不純物層（３）に達する開口部（７）を前記半導体
層（４）に形成する工程と、該開口部（７）を通して前記不純物層（３）をエッチン
グし、前記不純物層（３）を選択的に除去して空洞（８
）を形成する工程と、前記半導体層（４）上面、前記開口部（７）内面及び前
記空洞（８）内面に熱酸化法によって酸化膜（９）を形
成する工程と、前記半導体層（４）上面の前記酸化膜（９）を除去する
工程とを有する半導体装置の製造方法。
（２）半導体基板（１）表層の一部に不純物層（３）を
形成する工程と、該半導体基板（１）の上に半導体層（４）を形成する工
程と、前記不純物層（３）に達する開口部（７）を前記半導体
層（４）に形成する工程と、該開口部（７）を通して前記不純物層（３）をエッチン
グし、前記不純物層（３）を選択的に除去して空洞（８
）を形成する工程と、前記半導体層（４）上面、前記開口部（７）内面及び前
記空洞（８）内面に熱酸化法によって酸化膜（９）を形
成する工程と、導電体又は半導体を、前記半導体層（４）の上に堆積す
るとともに、前記開口部（７）及び前記空洞（８）の内
部に充填する工程と、前記半導体層（４）上の該導電体又は半導体と、前記酸
化膜（９）とをエッチングし、空洞（８）の上にある前
記半導体層（４）を露出させる工程を有する半導体装置
の製造方法。