JPH0468551A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
- Publication number
- JPH0468551A JPH0468551A JP18249290A JP18249290A JPH0468551A JP H0468551 A JPH0468551 A JP H0468551A JP 18249290 A JP18249290 A JP 18249290A JP 18249290 A JP18249290 A JP 18249290A JP H0468551 A JPH0468551 A JP H0468551A
- Authority
- JP
- Japan
- Prior art keywords
- circuit pattern
- package
- inner leads
- cap
- mobile metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 239000000428 dust Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 abstract description 3
- 239000012212 insulator Substances 0.000 abstract description 3
- 230000002950 deficient Effects 0.000 abstract description 2
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- 239000000919 ceramic Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置用パッケージに関し、特に、セラ
ミックパッケージに関する。
ミックパッケージに関する。
従来の技術
従来のセラミックパッケージは、第４図のシームウェル
ドタイプに示すようにチップ６とインナリード８をボン
ディングワイヤ９でつなぎ、キャップｌで封入していた
。
ドタイプに示すようにチップ６とインナリード８をボン
ディングワイヤ９でつなぎ、キャップｌで封入していた
。
発明が解決しようとする課題
しかしながら、この従来のシームウェルドタイプでは、
パッケージ内に可動性金属ごみが混入していても、絶縁
物上に乗っている時には、電気的特性を見ても異常はな
く、その後、なんらかの振動が加えられた時（例えば輸
送時など）に、その可動性金属ごみがインナリード間に
またがる位置に移動して、内部回路をショートさせ、不
良となってしまう課題があった。特に、最近では昔に比
べて回路素子数が増えることにともない端子数も増え、
それによって、インナリードの間隔が狭くなってきてい
る。そのために、昔はインナリード間にまたがらなかっ
たような大きさの可動性金属ごみであっても、最近では
インナリード間にまたがって内部回路をショートさせて
しまうようになっている。
パッケージ内に可動性金属ごみが混入していても、絶縁
物上に乗っている時には、電気的特性を見ても異常はな
く、その後、なんらかの振動が加えられた時（例えば輸
送時など）に、その可動性金属ごみがインナリード間に
またがる位置に移動して、内部回路をショートさせ、不
良となってしまう課題があった。特に、最近では昔に比
べて回路素子数が増えることにともない端子数も増え、
それによって、インナリードの間隔が狭くなってきてい
る。そのために、昔はインナリード間にまたがらなかっ
たような大きさの可動性金属ごみであっても、最近では
インナリード間にまたがって内部回路をショートさせて
しまうようになっている。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な半導体装置用パッケ
ージを提供することにある。
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な半導体装置用パッケ
ージを提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る半導体装１用セ
ラミツクパツケージは、パッケージ内に混入された可動
性金属ごみを検出するための回路パターンをキャップの
内側に備えて構成される。
ラミツクパツケージは、パッケージ内に混入された可動
性金属ごみを検出するための回路パターンをキャップの
内側に備えて構成される。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示すシームウェルドタイプ
の断面図である。
の断面図である。
第１図を参照するに、キャップ１の内側は絶縁物である
ＰＳＧ膜２でコーディングされ、その上に可動性金属ご
みを検出するための回路パターン３がアルミニウムＡρ
で形成されている。更に、チップ６と電気的に接続され
ていない検出用インナリード５が２本用意され、そのイ
ンナリード５と回路パターン３とを接続するためのＳ／
Ｒ結線４がパッケージ内にアルミニウムＡｕで形成され
ている。
ＰＳＧ膜２でコーディングされ、その上に可動性金属ご
みを検出するための回路パターン３がアルミニウムＡρ
で形成されている。更に、チップ６と電気的に接続され
ていない検出用インナリード５が２本用意され、そのイ
ンナリード５と回路パターン３とを接続するためのＳ／
Ｒ結線４がパッケージ内にアルミニウムＡｕで形成され
ている。
第２図はキャップ１回路パターン３インナリード５及び
チップ６の位置関係を示す平面図である。
チップ６の位置関係を示す平面図である。
第３図は回路パターン３の一実施例を示す平面図であり
、２本のアルミニウムＡ（配線が互いに交わることなく
櫛形に交互に並び、回路パターン３を形成している。こ
のＡρ配線の太さと間隔は、インナリード４の間にまた
がる可動性金属ごみを検出するためのものであるため、
に、それぞれ、その半導体装置のインナリード４の間隔
の１／３未満としなければならない。
、２本のアルミニウムＡ（配線が互いに交わることなく
櫛形に交互に並び、回路パターン３を形成している。こ
のＡρ配線の太さと間隔は、インナリード４の間にまた
がる可動性金属ごみを検出するためのものであるため、
に、それぞれ、その半導体装置のインナリード４の間隔
の１／３未満としなければならない。
また、本発明は、シームウェルドタイプだけでなく、サ
ーデイツプタイプやＰＳＧタイプのような中空半導体装
置量てに応用することができる。
ーデイツプタイプやＰＳＧタイプのような中空半導体装
置量てに応用することができる。
発明の詳細
な説明したように、本発明によれば、キャップ１の内側
に回路パターン３を備えているために、電気的特性試験
は、キャップが下になるようにして行われる。これによ
り、可動性金属ごみが回路パターン３の上に乗り、２本
のＡ！２配線閲をショートさせる。この２本のＡＪ配線
は、Ｓ／Ｒ結線４によって、インナリード５につながれ
ているために、電気的特性試験によって、２本のり一ド
７の間でショートする。これにより、可動性金属ごみが
混入している半導体装１を検出し、抜き取ることができ
るので、市場での不良率を下げることができるという効
果が得られる。今後、いっそう回路素子数が増え、それ
にともないリードの数が増えてインナリードの間隔も狭
くなっていくことが予想される。したがって、今までイ
ンナリード間にまたがらなかった大きさの可動性金属ご
みでも、今後はインナリード間にまたがって不良の原因
となる可能性がある。そのためにもこの発明は有用性が
極めて高いといえる。
に回路パターン３を備えているために、電気的特性試験
は、キャップが下になるようにして行われる。これによ
り、可動性金属ごみが回路パターン３の上に乗り、２本
のＡ！２配線閲をショートさせる。この２本のＡＪ配線
は、Ｓ／Ｒ結線４によって、インナリード５につながれ
ているために、電気的特性試験によって、２本のり一ド
７の間でショートする。これにより、可動性金属ごみが
混入している半導体装１を検出し、抜き取ることができ
るので、市場での不良率を下げることができるという効
果が得られる。今後、いっそう回路素子数が増え、それ
にともないリードの数が増えてインナリードの間隔も狭
くなっていくことが予想される。したがって、今までイ
ンナリード間にまたがらなかった大きさの可動性金属ご
みでも、今後はインナリード間にまたがって不良の原因
となる可能性がある。そのためにもこの発明は有用性が
極めて高いといえる。
第１図は本発明の一実施例を示すシームウェルドタイプ
の断面図で、第２図はキャップ部分の透視平面図、第３
図は第１図に示した回路パターンの一実施例を示す平面
図、第４区は従来のシームウェルドタイプの断面図であ
る。 １・・・キャップ、２・・・ＰＳＧ膜、３・・・回路パ
ターン、４・・・Ｓ／Ｒ結線、５・・・検出用インナリ
ード、６・・・チップ、７・・・リード、８・・・イン
ナリード、９・・・ボンディングワイヤ 第２図
の断面図で、第２図はキャップ部分の透視平面図、第３
図は第１図に示した回路パターンの一実施例を示す平面
図、第４区は従来のシームウェルドタイプの断面図であ
る。 １・・・キャップ、２・・・ＰＳＧ膜、３・・・回路パ
ターン、４・・・Ｓ／Ｒ結線、５・・・検出用インナリ
ード、６・・・チップ、７・・・リード、８・・・イン
ナリード、９・・・ボンディングワイヤ 第２図
Claims (1)
- パッケージ内に混入した可動性金属ごみを検出するた
めの回路パターンをキャップの内側に有することを特徴
とする半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18249290A JPH0468551A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18249290A JPH0468551A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468551A true JPH0468551A (ja) | 1992-03-04 |
Family
ID=16119234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18249290A Pending JPH0468551A (ja) | 1990-07-09 | 1990-07-09 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468551A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130903A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | Ｉｃパッケージ |
| US6800189B2 (en) | 1999-08-18 | 2004-10-05 | Murata Manufacturing Co., Ltd. | Method of forming insulating film of conductive cap by anodizing or electrodeposition |
| JP2007514557A (ja) * | 2003-12-19 | 2007-06-07 | コミサリア、ア、レネルジ、アトミク | 密封されたキャビティおよびプラグを備えるマイクロ部品及びそのようなマイクロ部品の製造方法 |
| JP2007235729A (ja) * | 2006-03-02 | 2007-09-13 | Fujitsu Ltd | パッケージ内異物検出装置および検出方法 |
-
1990
- 1990-07-09 JP JP18249290A patent/JPH0468551A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130903A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | Ｉｃパッケージ |
| US6800189B2 (en) | 1999-08-18 | 2004-10-05 | Murata Manufacturing Co., Ltd. | Method of forming insulating film of conductive cap by anodizing or electrodeposition |
| US6866893B2 (en) | 1999-08-18 | 2005-03-15 | Murata Manufacturing Co., Ltd. | Conductive cap, electronic component, and method of forming insulating film of conductive cap |
| JP2007514557A (ja) * | 2003-12-19 | 2007-06-07 | コミサリア、ア、レネルジ、アトミク | 密封されたキャビティおよびプラグを備えるマイクロ部品及びそのようなマイクロ部品の製造方法 |
| JP2007235729A (ja) * | 2006-03-02 | 2007-09-13 | Fujitsu Ltd | パッケージ内異物検出装置および検出方法 |
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