JPH0454462A - 周期／電圧変換回路 - Google Patents
周期／電圧変換回路Info
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- JPH0454462A JPH0454462A JP16521890A JP16521890A JPH0454462A JP H0454462 A JPH0454462 A JP H0454462A JP 16521890 A JP16521890 A JP 16521890A JP 16521890 A JP16521890 A JP 16521890A JP H0454462 A JPH0454462 A JP H0454462A
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- signal
- circuit
- switch
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- Granted
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- 238000006243 chemical reaction Methods 0.000 title claims description 11
- 238000009499 grossing Methods 0.000 claims abstract description 10
- 230000001360 synchronised effect Effects 0.000 claims 1
- 210000004899 c-terminal region Anatomy 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号の周期に比例した電圧を発生する周期／電
圧変換回路に関する。
圧変換回路に関する。
第４図はこの種の周期／電圧変換回路の従来例に示した
ものである。同図において、２０は第１のインバータ、
２１は第２のインバータであって、両者で、入力回路を
構成している。２はＤ形フリップフロップからなるゲー
ト駆動回路、３は第１のノア素子、４は第２のノア素子
、５は基準信骨分周回路である。６は正側の第１のアナ
ログスイッチ、７は第２のアナログスッチであって、両
者は正の電源Ｅとアースとの間に直列に挿入されており
、両者の接続点にコンデンサを有する平滑回路１０が接
続されている。
ものである。同図において、２０は第１のインバータ、
２１は第２のインバータであって、両者で、入力回路を
構成している。２はＤ形フリップフロップからなるゲー
ト駆動回路、３は第１のノア素子、４は第２のノア素子
、５は基準信骨分周回路である。６は正側の第１のアナ
ログスイッチ、７は第２のアナログスッチであって、両
者は正の電源Ｅとアースとの間に直列に挿入されており
、両者の接続点にコンデンサを有する平滑回路１０が接
続されている。
次に、この周期／電圧変換回路の動作を第５図の波形タ
イムチャートを参照して説明する。
イムチャートを参照して説明する。
インバータ２０は入力信号１ａを反転して、この反転信
号２０ａを第１のノア素子４に送出し、インバータ２１
はこの反転信号２０ａを反転した信号２１ａを第２のノ
ア素子３に送出するとともにフリップフロップ２のクロ
ンクＣ端子に入力する。
号２０ａを第１のノア素子４に送出し、インバータ２１
はこの反転信号２０ａを反転した信号２１ａを第２のノ
ア素子３に送出するとともにフリップフロップ２のクロ
ンクＣ端子に入力する。
フリップフロップ２は信号２１ａの立下りに同期してＱ
端子からＬレベルの信号２ａ出力する。
端子からＬレベルの信号２ａ出力する。
この信号２ａは基準信号分周回路５のリセット端子に入
力されて該基準信号分周回路５のリセット状態を解除す
る。リセット解除された基準信号分周回路５は基準信号
５ａを分周する。分周された信号５ｂはフリップフロッ
プ２のリセット端子Ｒに入力され該フリップフロップ２
をリセットし、この結果、上記信号２ａがＨレベルにな
り、同時に基準信号分周回路５はリセットされ、信号５
ｂはＬレベルとなる。信号２ａがＬレベルになってから
信号５ｂがＨレベルになるまでの期間ＴＯの間は、ゲー
ト回路３．４はインバータとして動作をし、信号２０ａ
、２１ａにより、それぞれ期間Ｔ１、Ｔ２だけ信号３ａ
、４ａを送出する。この信号３ａ、４ａ ＜共に、Ｈ
レベル）はアナログスイッチ６．７をＯＮさせる。平滑
回路１０は期間Ｔ１の間、正に充電され、期間Ｔ２の間
、放電し、Ｔｏ （＝ＴＩ ＋Ｔ２）期間で平均した、
入力信号１ａの周期に比例する正の電圧を出力する。
力されて該基準信号分周回路５のリセット状態を解除す
る。リセット解除された基準信号分周回路５は基準信号
５ａを分周する。分周された信号５ｂはフリップフロッ
プ２のリセット端子Ｒに入力され該フリップフロップ２
をリセットし、この結果、上記信号２ａがＨレベルにな
り、同時に基準信号分周回路５はリセットされ、信号５
ｂはＬレベルとなる。信号２ａがＬレベルになってから
信号５ｂがＨレベルになるまでの期間ＴＯの間は、ゲー
ト回路３．４はインバータとして動作をし、信号２０ａ
、２１ａにより、それぞれ期間Ｔ１、Ｔ２だけ信号３ａ
、４ａを送出する。この信号３ａ、４ａ ＜共に、Ｈ
レベル）はアナログスイッチ６．７をＯＮさせる。平滑
回路１０は期間Ｔ１の間、正に充電され、期間Ｔ２の間
、放電し、Ｔｏ （＝ＴＩ ＋Ｔ２）期間で平均した、
入力信号１ａの周期に比例する正の電圧を出力する。
この従来のものでは、入力方形波のデユーティ比が正確
にｌ：ｌでないは場合には、精度の良い変換動作が得ら
れないという問題があった。
にｌ：ｌでないは場合には、精度の良い変換動作が得ら
れないという問題があった。
本発明は上記問題を解消するためになされたもので、入
力信号のデユーティ比が正確に１：ｌでなくても、デユ
ーティ比を正確に１：１として精度の高い変換を行うこ
とができる周期／電圧変換回路を提供することを目的と
する。
力信号のデユーティ比が正確に１：ｌでなくても、デユ
ーティ比を正確に１：１として精度の高い変換を行うこ
とができる周期／電圧変換回路を提供することを目的と
する。
本発明は上記目的を達成するため、第１の信号とその反
転信号である第２の信号を出力する入力回路、上記第１
の信号の立上りで立下る第３の信号を発生し基準信号分
周回路の分周出力でリセットされるゲート駆動回路、上
記第１の信号と第２の信号をそれぞれ入力され上記第３
の信号でゲートされる第１のゲート素子と第２のゲート
素子からなるゲート回路、正の電源とアースとの間に直
列に挿入された第１のスイッチと第２のスイッチからな
るスイッチ回路、両スイッチの接続点に接続された平滑
回路を有し、正側の上記第１のスイッチは上記第２のゲ
ート素子の出力でＯＮされ、上記第２のスイッチは上記
第１のゲート素子の出力でＯＮされ、上記基準信号分周
回路は上記ゲート駆動回路の上記第３の信号でリセット
解除される周期／電圧変換回路において、 上記入力回路は２倍分周回路からなる構成とした。
転信号である第２の信号を出力する入力回路、上記第１
の信号の立上りで立下る第３の信号を発生し基準信号分
周回路の分周出力でリセットされるゲート駆動回路、上
記第１の信号と第２の信号をそれぞれ入力され上記第３
の信号でゲートされる第１のゲート素子と第２のゲート
素子からなるゲート回路、正の電源とアースとの間に直
列に挿入された第１のスイッチと第２のスイッチからな
るスイッチ回路、両スイッチの接続点に接続された平滑
回路を有し、正側の上記第１のスイッチは上記第２のゲ
ート素子の出力でＯＮされ、上記第２のスイッチは上記
第１のゲート素子の出力でＯＮされ、上記基準信号分周
回路は上記ゲート駆動回路の上記第３の信号でリセット
解除される周期／電圧変換回路において、 上記入力回路は２倍分周回路からなる構成とした。
請求項２では、負の電源とアースとの間に直列に挿入さ
れた第３のスイッチと第４のスイッチ、両スイッチの接
続点に接続された第２の平滑回路を有し、負側の上記第
３のスイッチは上記第２のゲート素子の出力でＯＮされ
、上記第４のスイッチは上記第１のゲート素子の出力で
ＯＮされる構成とした。
れた第３のスイッチと第４のスイッチ、両スイッチの接
続点に接続された第２の平滑回路を有し、負側の上記第
３のスイッチは上記第２のゲート素子の出力でＯＮされ
、上記第４のスイッチは上記第１のゲート素子の出力で
ＯＮされる構成とした。
この発明では、入力回路に、２倍分周回路を用いたので
、入力信号のデユーティ比が１＝１からずれていても、
デユーティ比が正確にｌ：ｌである信号に変換されて後
段の回路に送られることになる。
、入力信号のデユーティ比が１＝１からずれていても、
デユーティ比が正確にｌ：ｌである信号に変換されて後
段の回路に送られることになる。
以下、この発明の１実施例を図面を参照しして説明する
。
。
第１図において、】は入力回路となるＤ形フリフプフロ
ツブであって、前記第４図のインバータ２０．２１に代
えて用いてあり、そのＱ出力１ｂはノア素子３に送出さ
れるとともにフリップフロップ２のＣ端子に入力され、
Ｑ出力ＩＣはノア素子４に送出される。他の構成は第４
図のものと同じである。
ツブであって、前記第４図のインバータ２０．２１に代
えて用いてあり、そのＱ出力１ｂはノア素子３に送出さ
れるとともにフリップフロップ２のＣ端子に入力され、
Ｑ出力ＩＣはノア素子４に送出される。他の構成は第４
図のものと同じである。
次に、この回路の動作を第３図の波形タイムチャートを
参照して説明する。
参照して説明する。
フリップフロップ１は、入力信号（方形波に変換された
被測定信号＞ｌａを２倍分周して、Ｃ端子からＨ期間と
Ｌ期間が等しい信号１ｂを、Ｃ端子から反転信号ＩＣを
送出する。フリップフロップ２は信号１ｂをＣ端子に入
力されてその立上りでＣ端子からＬレベルの信号２ａ出
力する。この信号２ａは基準信号分周回路５のリセット
端子に入力されて該基準分周回路５のリセット状態を解
除する。リセット解除された分周回路５は基準信号５ａ
を分周する。分周された信号５ｂはフリップフロップ２
のリセット端子Ｒに入力され該フリップフロップ２をリ
セットし、上記信号２ａがＨレベルになり、同時に基準
分周回路５はリセットされ、信号５ｂはＬレベルとなる
。信号２ａがＨレベルになってから信号５ｂがＨレベル
にナルマでの期間ＴＯの間は、ノア素子３．４はインバ
タとして動作をし、フリップフロップｌの出力信号１ｂ
、ＩＣを受けて、それぞれ期間Ｔ１、Ｔ２だけ信号３ａ
、４ａを送出する。この信号３ａ、４ａ （共に、Ｈレ
ベル）はアナログスイッチ６．７をＯＮさせる。平滑回
路１０は期間Ｔ１の間、正に充電され、期間Ｔ２の間、
放電し、ＴＯ（＝ＴＩ＋７２）期間の平均である、入力
信号１ａの周期に比例した正の電圧を出力する。
被測定信号＞ｌａを２倍分周して、Ｃ端子からＨ期間と
Ｌ期間が等しい信号１ｂを、Ｃ端子から反転信号ＩＣを
送出する。フリップフロップ２は信号１ｂをＣ端子に入
力されてその立上りでＣ端子からＬレベルの信号２ａ出
力する。この信号２ａは基準信号分周回路５のリセット
端子に入力されて該基準分周回路５のリセット状態を解
除する。リセット解除された分周回路５は基準信号５ａ
を分周する。分周された信号５ｂはフリップフロップ２
のリセット端子Ｒに入力され該フリップフロップ２をリ
セットし、上記信号２ａがＨレベルになり、同時に基準
分周回路５はリセットされ、信号５ｂはＬレベルとなる
。信号２ａがＨレベルになってから信号５ｂがＨレベル
にナルマでの期間ＴＯの間は、ノア素子３．４はインバ
タとして動作をし、フリップフロップｌの出力信号１ｂ
、ＩＣを受けて、それぞれ期間Ｔ１、Ｔ２だけ信号３ａ
、４ａを送出する。この信号３ａ、４ａ （共に、Ｈレ
ベル）はアナログスイッチ６．７をＯＮさせる。平滑回
路１０は期間Ｔ１の間、正に充電され、期間Ｔ２の間、
放電し、ＴＯ（＝ＴＩ＋７２）期間の平均である、入力
信号１ａの周期に比例した正の電圧を出力する。
第２図は本発明の他の実施例を示したもので、アナログ
スイッチ８と９およ平滑回路１１を追加した点において
第１図の実施例と相違する。アナログスイッチ８と９と
は直列にして負電源−Ｅとアースとの間に挿入されてお
り、両者の接続点に平滑回路１１が接続されている。ア
ナログスイッチ８はノア素子３の出力でＯＮされ、アナ
ログスイッチ９は素子回路４の出力でＯＮされる。
スイッチ８と９およ平滑回路１１を追加した点において
第１図の実施例と相違する。アナログスイッチ８と９と
は直列にして負電源−Ｅとアースとの間に挿入されてお
り、両者の接続点に平滑回路１１が接続されている。ア
ナログスイッチ８はノア素子３の出力でＯＮされ、アナ
ログスイッチ９は素子回路４の出力でＯＮされる。
この構成においては、アナログスイッチ８が負電源−Ｅ
に、アナログスイッチ９がアースに接続されているので
、平滑回路１１は入力信号の周期に比例した負の電圧を
出力する。従って、第２図の実施例では、人力信号の周
期に比例した正の電圧と、負の電圧を取り出すことがで
きる。
に、アナログスイッチ９がアースに接続されているので
、平滑回路１１は入力信号の周期に比例した負の電圧を
出力する。従って、第２図の実施例では、人力信号の周
期に比例した正の電圧と、負の電圧を取り出すことがで
きる。
なお、上記実施例では、入力回路として、Ｄ形フリップ
フロップを用いているが、他のロジック回路を用いても
よい。
フロップを用いているが、他のロジック回路を用いても
よい。
また、ゲート回路をノア素子で構成しているが、ナンド
素子で構成してもよい。
素子で構成してもよい。
この発明は以上説明した通り、入力回路に、２倍分周回
路を用いたので、被測定信号のデユーティ比が１：１で
ない場合にも、この回路で１：１のデユーティ比にする
ので、精度の高い周期／電圧変換を行うことができ、従
来に比し信頼性を向上することができる。
路を用いたので、被測定信号のデユーティ比が１：１で
ない場合にも、この回路で１：１のデユーティ比にする
ので、精度の高い周期／電圧変換を行うことができ、従
来に比し信頼性を向上することができる。
第１図はこの発明の実施例を示すブロック図、第２図は
この発明の他の実施例を示すブロック図、第３図は上記
実施例の波形タイムチャート、第４図は従来の周期／電
圧変換回路を示すプロ・ンク図、第５図は上記従来例の
波形タイムチャートである。 図において、１−入力回路であるＤ形フリ・ノブフロッ
プ、２−ゲート駆動回路であるＤ形フリップフロップ、
３．４−ノア素子、５−基準信号分周回路、６〜９−ア
ナログスイッチ、１０．１１−平滑回路。 なお、図中、同一符号は同一または相当部分を示す。
この発明の他の実施例を示すブロック図、第３図は上記
実施例の波形タイムチャート、第４図は従来の周期／電
圧変換回路を示すプロ・ンク図、第５図は上記従来例の
波形タイムチャートである。 図において、１−入力回路であるＤ形フリ・ノブフロッ
プ、２−ゲート駆動回路であるＤ形フリップフロップ、
３．４−ノア素子、５−基準信号分周回路、６〜９−ア
ナログスイッチ、１０．１１−平滑回路。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）入力信号に同期する第１の信号とその反転信号で
ある第２の信号を出力する入力回路、上記第１の信号の
立上りで立下る第３の信号を発生し基準信号分周回路の
分周出力でリセットされるゲート駆動回路、上記第１の
信号と第２の信号をそれぞれ入力され上記第３の信号で
ゲートされる第１のゲート素子と第２のゲート素子から
なるゲート回路、正の電源とアースとの間に直列に挿入
された第１のスイッチと第２のスイッチからなるスイッ
チ回路、両スイッチの接続点に接続された平滑回路を有
し、正側の上記第１のスイッチは上記第２のゲート素子
の出力でＯＮされ、上記第２のスイッチは上記第１のゲ
ート素子の出力でＯＮされ、上記基準信号分周回路は上
記ゲート駆動回路の上記第３の信号でリセット解除され
ることを特徴とする周期／電圧変換回路において、 上記入力回路は、２倍分周回路であることを特徴とする
周期／電圧変換回路。 - （２）負の電源とアースとの間に直列に挿入された第３
のスイッチと第４のスイッチ、両スイッチの接続点に接
続された第２の平滑回路を有し、負側の上記第３のスイ
ッチは上記第２のゲート素子の出力でＯＮされ、上記第
４のスイッチは上記第１のゲート素子の出力でＯＮされ
ることを特徴とする請求項１記載の周期／電圧変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16521890A JP2505621B2 (ja) | 1990-06-21 | 1990-06-21 | 周期／電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16521890A JP2505621B2 (ja) | 1990-06-21 | 1990-06-21 | 周期／電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454462A true JPH0454462A (ja) | 1992-02-21 |
| JP2505621B2 JP2505621B2 (ja) | 1996-06-12 |
Family
ID=15808095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16521890A Expired - Lifetime JP2505621B2 (ja) | 1990-06-21 | 1990-06-21 | 周期／電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505621B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1221755A1 (en) * | 1999-10-05 | 2002-07-10 | Kabushiki Kaisha Yaskawa Denki | Reduction gears-integrated actuator |
-
1990
- 1990-06-21 JP JP16521890A patent/JP2505621B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1221755A1 (en) * | 1999-10-05 | 2002-07-10 | Kabushiki Kaisha Yaskawa Denki | Reduction gears-integrated actuator |
| US6701803B1 (en) | 1999-10-05 | 2004-03-09 | Kabushiki Kaisha Yaskawa Denki | Reduction gears-integrated actuator |
| KR100680152B1 (ko) * | 1999-10-05 | 2007-02-07 | 가부시키가이샤 야스카와덴키 | 감속기 일체형 액츄에이터 |
| EP1221755A4 (en) * | 1999-10-05 | 2008-07-30 | Yaskawa Denki Seisakusho Kk | OPERATOR WITH INTEGRATED REDUCTION GEAR |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2505621B2 (ja) | 1996-06-12 |
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