JPH0453125B2 - - Google Patents
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- Publication number
- JPH0453125B2 JPH0453125B2 JP59183163A JP18316384A JPH0453125B2 JP H0453125 B2 JPH0453125 B2 JP H0453125B2 JP 59183163 A JP59183163 A JP 59183163A JP 18316384 A JP18316384 A JP 18316384A JP H0453125 B2 JPH0453125 B2 JP H0453125B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- circuit
- differential amplifier
- resistors
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明は温度補償に関する改善を施こしたコン
パレータ回路に関する。
パレータ回路に関する。
＜従来技術＞
従来のコンパレータ回路の回路図を第２図に示
す。同図の回路はVIN1＝VIN2の時出力V0がローレ
ベルとなり、VIN1，VIN2を変化させ電流I1：I2が
２：３以上になつた時出力V0がハイレベルとな
る回路である。となる回路である。すなわち、差
動増幅器を構成し、各ベースに比較入力信号を供
給する第１，第２のトランジスタQ1，Q2のコレ
クタそれぞれに、第３，第４のトランジスタQ3，
Q4を接続し、第３のトランジスタQ3をそのコレ
クタ及びベースを接続してダイオード接続すると
ともに、第３，第４のトランジスタQ3，Q4はベ
ース同志を接続することにより、この差動増幅器
に負帰還を行わず、第４のトランジスタQ4を第
２のトランジスタQ2の負荷抵抗無限大の能動負
荷として使用し、差動増幅器の利得をほぼ無限大
とし飽和（オン）と遮断（オフ）の２状態のみを
有するコンパレータ回路として動作させる。この
回路のスレツシユホールド電圧は以下の式より計
算される。
す。同図の回路はVIN1＝VIN2の時出力V0がローレ
ベルとなり、VIN1，VIN2を変化させ電流I1：I2が
２：３以上になつた時出力V0がハイレベルとな
る回路である。となる回路である。すなわち、差
動増幅器を構成し、各ベースに比較入力信号を供
給する第１，第２のトランジスタQ1，Q2のコレ
クタそれぞれに、第３，第４のトランジスタQ3，
Q4を接続し、第３のトランジスタQ3をそのコレ
クタ及びベースを接続してダイオード接続すると
ともに、第３，第４のトランジスタQ3，Q4はベ
ース同志を接続することにより、この差動増幅器
に負帰還を行わず、第４のトランジスタQ4を第
２のトランジスタQ2の負荷抵抗無限大の能動負
荷として使用し、差動増幅器の利得をほぼ無限大
とし飽和（オン）と遮断（オフ）の２状態のみを
有するコンパレータ回路として動作させる。この
回路のスレツシユホールド電圧は以下の式より計
算される。
I1：I2＝２：３ ……(1)
VBE1＋VIN1＝VBE2＋VIN2 ……(2)
VBE1＝kT／ｑln（I1／I0），VBE2kT／ｑln（I2／I0）…
…(3) 上式においてVBE1，VBE2はそれぞれトランジス
タQ1，Q2のベース・エミツタ間電圧を示す。勿
論ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷
である。上式からスレツシユホールドの電圧差
（ΔV＝VIN1−VIN2）は ΔV＝kT／ｑln（３／２） ……(4) となる。この結果よりスレツシユホールドの値は
温度変化に依存することが分かる。
…(3) 上式においてVBE1，VBE2はそれぞれトランジス
タQ1，Q2のベース・エミツタ間電圧を示す。勿
論ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷
である。上式からスレツシユホールドの電圧差
（ΔV＝VIN1−VIN2）は ΔV＝kT／ｑln（３／２） ……(4) となる。この結果よりスレツシユホールドの値は
温度変化に依存することが分かる。
＜目的＞
本発明は以上の従来問題点を解消する為になさ
れたものであり、スレツシユホールドの値の温度
変化によるずれを調整することのできるコンパレ
ータ回路を提供することをその目的とする。
れたものであり、スレツシユホールドの値の温度
変化によるずれを調整することのできるコンパレ
ータ回路を提供することをその目的とする。
＜実施例＞
以下、本発明に係るコンパレータ回路の一実施
例を図面を用いて詳細に説明する。
例を図面を用いて詳細に説明する。
第１図は本発明に係るコンパレータ回路の一実
施例の回路図である。同図において差動増幅回路
Ａを構成する左右のトランジスタQ7，Q8に夫々
同じ値の抵抗R1，R2が接続され、更にトランジ
スタQ5，Q6，Q11，Q12，Q13と抵抗R3，R4から
なる定電流回路が設けられる。ここで、差動増幅
器を構成する第１，第２のトランジスタQ7，Q8
のコレクタそれぞれに第３，第４のトランジスタ
Q9，Q10を接続し、前記第３のトランジスタQ9を
そのコレクタ及びベースを接続してダイオード接
続し、また前記第３，第４のトランジスタQ9，
Q10はベース同志を接続し、この差動増幅器に負
帰還を行わず、第４のトランジスタQ10を第２の
トランジスタQ8の負荷抵抗無限大の能動負荷と
して使用し、差動増幅器の利得をほぼ無限大とし
ている。スレツシユホールドの条件を電流I7：I8
が２：３の場合とすると、この回路のスレツシユ
ホールド電圧は以下の式より計算される。
施例の回路図である。同図において差動増幅回路
Ａを構成する左右のトランジスタQ7，Q8に夫々
同じ値の抵抗R1，R2が接続され、更にトランジ
スタQ5，Q6，Q11，Q12，Q13と抵抗R3，R4から
なる定電流回路が設けられる。ここで、差動増幅
器を構成する第１，第２のトランジスタQ7，Q8
のコレクタそれぞれに第３，第４のトランジスタ
Q9，Q10を接続し、前記第３のトランジスタQ9を
そのコレクタ及びベースを接続してダイオード接
続し、また前記第３，第４のトランジスタQ9，
Q10はベース同志を接続し、この差動増幅器に負
帰還を行わず、第４のトランジスタQ10を第２の
トランジスタQ8の負荷抵抗無限大の能動負荷と
して使用し、差動増幅器の利得をほぼ無限大とし
ている。スレツシユホールドの条件を電流I7：I8
が２：３の場合とすると、この回路のスレツシユ
ホールド電圧は以下の式より計算される。
I7：I8＝２：３ ……(5)
I5＝I7＋I8 ……(6)
I5＝I6≒VBE13／R4 ……(7)
VIN7＋VBE7＋I7・R1＝VIN8＋VBE8＋I8・R2 ……(8)
VBE7＝kT／ｑln（I7／I0），VBE8＝kT／ｑln（I8／I0）
……(9) 但しVBE13，VBE7，VBE8は夫々トランジスタ
Q13，Q7，Q8のベース・エミツタ間電圧を示す。
……(9) 但しVBE13，VBE7，VBE8は夫々トランジスタ
Q13，Q7，Q8のベース・エミツタ間電圧を示す。
ここでR1＝R2＝Rxとすると、上記からスレツ
シユホールドの電圧差（ΔV＝VIN7−VIN8） はΔV＝kT／ｑln（３／２）＋Rx・VBE13／5R4 ……(10) となる。この(10)式において第１項は正の温度係数
を持つ。第２項の抵抗Rxと抵抗RAは同一の温度
係数を持つのでRx／R5の比は温度により変化し
ない、又ベース・エミツタ間電圧VBE13は通常−
2mV／℃の温度係数を持つことが知られており、
その結果第２項としては負の温度係数を持つてい
る。以上の点より抵抗Rx，R4の値を制御すれば
ΔVの変化をコントロールすることができる。
シユホールドの電圧差（ΔV＝VIN7−VIN8） はΔV＝kT／ｑln（３／２）＋Rx・VBE13／5R4 ……(10) となる。この(10)式において第１項は正の温度係数
を持つ。第２項の抵抗Rxと抵抗RAは同一の温度
係数を持つのでRx／R5の比は温度により変化し
ない、又ベース・エミツタ間電圧VBE13は通常−
2mV／℃の温度係数を持つことが知られており、
その結果第２項としては負の温度係数を持つてい
る。以上の点より抵抗Rx，R4の値を制御すれば
ΔVの変化をコントロールすることができる。
以上のコンパレータ回路は発光側に赤外発光ダ
イオードを備え、受光側にホトダイオードと増
幅・波形整形等の信号処理回路を１チツプに集積
化した素子（OPIC化受光素子）を備えたホトカ
プラに使用すれば好適である。即ち、上記赤外発
光ダイオードはその発光量に負の温度係数を有す
る事が知られており、従来のコンパレータ回路で
は回路自身の温度による変化も加わつて、スレツ
シユホールドの値が温度によつて不安定なものと
なつていた。しかるに本発明に係るコンパレータ
回路を上記OPIC化受光素子に組み込めばスレツ
シユホールドの値を安定化できるものである。
イオードを備え、受光側にホトダイオードと増
幅・波形整形等の信号処理回路を１チツプに集積
化した素子（OPIC化受光素子）を備えたホトカ
プラに使用すれば好適である。即ち、上記赤外発
光ダイオードはその発光量に負の温度係数を有す
る事が知られており、従来のコンパレータ回路で
は回路自身の温度による変化も加わつて、スレツ
シユホールドの値が温度によつて不安定なものと
なつていた。しかるに本発明に係るコンパレータ
回路を上記OPIC化受光素子に組み込めばスレツ
シユホールドの値を安定化できるものである。
＜効果＞
以上説明したように本発明によれば、回路のス
レツシユホールドを差動増幅器の第１，第３及び
第２，第４のトランジスタに流れる１でない電流
比により予め定めてなるコンパレータ回路におい
て、前記第１，第２のトランジスタのエミツタに
それぞれ同じ値の抵抗を接続し、該２つの抵抗の
接続点に前記抵抗の接続により前記差動増幅器に
対して負の温度特性とする定電流回路を接続する
ので、差動増幅回路の正の温度係数と負の温度係
数とが相殺され、回路全体としてスレツシユホー
ルド電圧差の温度特性を改善できる。
レツシユホールドを差動増幅器の第１，第３及び
第２，第４のトランジスタに流れる１でない電流
比により予め定めてなるコンパレータ回路におい
て、前記第１，第２のトランジスタのエミツタに
それぞれ同じ値の抵抗を接続し、該２つの抵抗の
接続点に前記抵抗の接続により前記差動増幅器に
対して負の温度特性とする定電流回路を接続する
ので、差動増幅回路の正の温度係数と負の温度係
数とが相殺され、回路全体としてスレツシユホー
ルド電圧差の温度特性を改善できる。
第１図は本発明に係るコンパレータ回路の一実
施例の回路図、第２図は従来のコンパレータ回路
の回路図を示す。 図中、Q1〜Q13：トランジスタ、R1〜R4：抵
抗。
施例の回路図、第２図は従来のコンパレータ回路
の回路図を示す。 図中、Q1〜Q13：トランジスタ、R1〜R4：抵
抗。
Claims (1)
- １ 差動増幅器を構成し各ベースに比較入力信号
を供給する第１、第２のトランジスタを有し、該
第１、第２のトランジスタのコレクタそれぞれに
第３，第４のトランジスタを接続し、前記第３の
トランジスタはコレクタ及びベースを接続してダ
イオード接続するとともに、前記第３，第４のト
ランジスタはベース同志を接続し、前記第２，第
４のトランジスタの接続点より比較出力信号が導
出されてなり、回路のスレツシユホールドを前記
差動増幅器の第１，第３及び第２，第４のトラン
ジスタに流れる１でない電流比により予め定めて
なるコンパレータ回路において、前記第１，第２
のトランジスタのエミツタにそれぞれ同じ値の抵
抗を接続し、該２つの抵抗の接続点に前記抵抗の
接続により前記差動増幅器に対して負の温度特性
とする定電流回路を接続したことを特徴とするコ
ンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18316384A JPS6159908A (ja) | 1984-08-30 | 1984-08-30 | コンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18316384A JPS6159908A (ja) | 1984-08-30 | 1984-08-30 | コンパレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159908A JPS6159908A (ja) | 1986-03-27 |
| JPH0453125B2 true JPH0453125B2 (ja) | 1992-08-25 |
Family
ID=16130890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18316384A Granted JPS6159908A (ja) | 1984-08-30 | 1984-08-30 | コンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159908A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5000308B2 (ja) * | 2007-01-09 | 2012-08-15 | ローム株式会社 | 電圧比較回路およびそれを用いた電源管理回路 |
| JP5545751B2 (ja) * | 2010-11-25 | 2014-07-09 | 三菱電機株式会社 | ピークホールド回路及びボトムホールド回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194412A (ja) * | 1982-05-08 | 1983-11-12 | Matsushita Electric Ind Co Ltd | 制御回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127894U (ja) * | 1982-02-18 | 1983-08-30 | ソニー株式会社 | 波形整形回路 |
-
1984
- 1984-08-30 JP JP18316384A patent/JPS6159908A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194412A (ja) * | 1982-05-08 | 1983-11-12 | Matsushita Electric Ind Co Ltd | 制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159908A (ja) | 1986-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |