JPH04502078A - 近似算術割算を実行する方法及び装置 - Google Patents
近似算術割算を実行する方法及び装置Info
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- JPH04502078A JPH04502078A JP2514159A JP51415990A JPH04502078A JP H04502078 A JPH04502078 A JP H04502078A JP 2514159 A JP2514159 A JP 2514159A JP 51415990 A JP51415990 A JP 51415990A JP H04502078 A JPH04502078 A JP H04502078A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.適応ディジタル・フィルタを更新する際に、二進形式の変数により定数の近 似算術割算を実行する方法であって、前記変数の値がフィルタに対する入力信号 の信号エネルギを表し、かつ論理1及び論理0を表す電気信号の形式で存在し、 かつ前記変数がキャラクタ・ビット、N1整数ビット及びN2分数ビット(ただ し、N1≧0、N2≧0)を含むようになっており、前記キャラクタ・ビットを 表す信号を除き、前記変数におけるビット(11〜14)を表す信号を用い、最 上位の論理1より下位の変数におけるビット(11〜14)のうちで生起し得る 論理1を表す信号を、論理0を表す信号により置換することによりディジタル・ ワード(21〜24)における複数のビットを表す信号を形成することと、その キャリー・ビット(50)が前記変数のキャリー・ビット(10)と一致し、か つその残りのビットが逆の順序(24〜21)に読み取った前記ディジタル・ワ ード(21〜24)における複数のビットと一致する二進形式の新しい数を表す 信号を形成することとを含み、二進キャラクタ・ビットを表す信号を除き、前記 新しい数における最初のN1ビットを表す信号が整数ビットを表し、かつ残りの N2ビットを表す信号が二進のキャリー・ビットを表すことを特徴とする二進形 式の変数により定数の近似算術割算を実行する方法。 2.請求項1記載の二進形式の変数により定数の近似算術割算を実行する方法に おいて、前記ディジタル・ワード(24〜24)における複数のビットを表す信 号を形成するために用いられる信号が論理1を表していないときは、前記ディジ タル・ワードは論理0のみからなることを特徴とする二進形式の変数により定数 の近似算術割算を実行する方法。 3.キャラクタ・ビット、N1整数ビット及びN2分数ビット(ただし、N1≧ 0、N2≧0)を含む二進形式の変数により定数の近似算術割算を実行するため に、キャラクタ・ビットを得る第1の入力(1G)と、整数ビット及び二進キャ リー・ビットを得るN1+N2入力(11〜14)と、キャリー・ビットを取り 扱う第1の出力(50)と、整数ビット及び二進キャラクタ・ビットを取り扱う N1+N2出力(51〜54)とを有する装置であって、 前記装置の前記N1+N2入力(11〜14)に接続されているN1+N2入力 (11〜14)と、及びN1+N2出力(21〜24)とを備え、かつ第1のデ ィジタル・ワードがその入力に発生するときは、最上位の論理1より下位にある 論理1を論理1により置換することを除き、前記第1のディジタル・ワードと一 致する第2のディジタル・ワードを形成するように機能する論理装置(20)を 有し、前記第1の出力(50)は前記第1の入力(10)に接続され、前記装置 の前記N1+N2出力(51〜54)は、前記第2のディジタル・ワードのうち の少なくとも1ビット用の前記論理装置の出力(24)を前記論理装置の出力上 で取り扱う整数ビット及び二進の分数ビットにおける最上位ビット用の前記論理 装置の出力(51)に接続する形式により、前記論理装置(20)の前記N1+ N2出力(21〜24)に接続され、次の最下位ビット用の前記論理装置の出力 (23)は前記論理装置の出力上の整数ビット及び分数ビット用の前記論理装置 の出力(52)に接続され、以下同様となることを特徴とする二進形式の変数に より定数の近似算術割算を実行する装置。
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