JP3164363B2

JP3164363B2 - 近似算術割算を実行する方法及び装置

Info

Publication number: JP3164363B2
Application number: JP51415990A
Authority: JP
Inventors: アンドレ，トーレ，ミカエル; カーン，マンソール
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン
Priority date: 1989-10-04
Filing date: 1990-09-10
Publication date: 2001-05-08
Anticipated expiration: 2016-05-08
Also published as: DE69023735D1; SE8903265D0; DE69023735T2; NO912108D0; EP0421962B1; FI98101B; US5303177A; SE8903265L; IE903442A1; ES2081362T3; KR920701903A; DK0421962T3; FI912579A0; NO912108L; GR3018200T3; NO178088C; CA2042028C; KR0121945B1; AU6527790A; FI98101C

Description

【発明の詳細な説明】技術分野本発明は、適応ディジタル・フィルタを更新するとき
に二進数形式における変数により定数の近似算術割算を
実行する方法に関し、前記変数の値が前記フィルタに対
する入力信号の信号エネルギを表し、かつ論理１及び論
理０を表す電気信号の形式により存在するものであっ
て、前記変数には１キャラクタ・ビットと、N1整数ビッ
トと、N2二進の分数ビットとが含まれる（ただし、N1≧
０及びN2≧０）。

更に、本発明は、前記キャラクタ・ビットを得る第１
の入力と、整数ビット及び二進の分数ビットを得るN1＋
N2入力と、キャラクタ・ビットを取り扱う第１の出力
と、整数ビット及び二進の分数ビットを取り扱うN1＋N2
出力とを有し、１キャラクタ・ビット、N1整数ビット及
びN2二進の分数ビットを含む（ただし、N1≧０及びN2≧
０）二進形式の数により、定数の近似割算を実行する装
置に関する。

背景技術例えば、LSMアルゴリズム（最小平均二乗）に従って
適応ディジタル・フィルタを更新するときは、いわゆる
ステップの大きさを表す収束係数が計算される。適応デ
ィジタル・フィルタが異なる入力信号について所望の方
法により機能させるために、ステップの大きさはフィル
タ入力信号の信号エネルギに逆比例している必要があ
る。従って、この収束係数を計算するときは、値が信号
エネルギを表している変数により定数を割算することが
必要である。しかし、割算処理は比較的に過酷な処理と
なることがしばしばあり、従って比較的に時間が掛か
る。

例えば、公知の１方法による算術割算処理は、反復す
る一連のいわゆる条件引算として実行される。これによ
って得られる絶対精度は、反復の回数に比例している。
更に、算術割算処理は比較的に大きな記憶容量を有する
装置の支援により実行することによっても可能である。
米国特許第4,707,798号にはこれに関する１例の説明が
見られる。これによると、近似算術割算は補間と組み合
わせてメモリ内のいわゆるルックアップ・テーブルによ
り実行される。

発明の開示本発明の第１の目的は、導入部で述べた種類の算術割
算を迅速にかつ簡単な装置の支援により実行できるよう
にする方法を提供することにある。これは、２つの段階
で達成される。まず、変数の絶対値を与えるビットのう
ちで最上位の論理１のビットより下位にある論理１を論
理０により置換することにより、一つのディジタル・ワ
ードを形成する。次いで、ディジタル・ワードにおいて
ビットを逆の順序により読み込み、変数と同じようなキ
ャラクタ・ビットを有する新しい数を二進形式により形
成する。

本発明の方法を実施した際に得られた割算が正確でな
くとも、適応フィルタを更新する際の収束係数の計算は
十分満足するものとなる。例えば、高い信号エネルギは
低い収束係数を与えることになり、その逆対応も成立す
る。

本発明の他の目的は、近似割算を迅速に実行させるこ
とになる前述の種類の簡単な構造の装置を提供すること
にある。この装置は、最上位の論理１より下位にある論
理１を論理０により置換するように機能する本質的に唯
一の論理装置を備えている。

本発明の特徴は以下の請求の範囲に記載されている。

図面の簡単な説明以下、添付する図面を参照して本発明を詳細に説明し
よう。第１図及び第２図は本発明の割算処理を実行する
際に、互いに異なる複数の入力値と、二進形式の複数の
出力値との間の関係例、及びこのような割算におけるリ
ンクとして構築された異なる複数のディジタル・ワード
を示す表である。また、第３図は本発明の割算処理を実
行する装置を構成するゲート回路網を示す。

本発明の最良の実施例第１図において、表の左端の欄は値が０と15/16との
間で変化する二進形式の異なる数の例を示す。各数の最
初のビットはキャラクタ・ビットであり、値が０であ
り、図示の例の場合では数が正であることを意味してい
る。最初の０に続く点はいわゆる二進の少数点であり、
図からも明らかなように、以下のビットの値が1/2、1/
4、1/8及び1/16であることを表している。従って、例示
した二進数は整数ビットを含んでいないが、１ビットの
みのキャラクタ・ビット及び４ビットのいわゆる二進の
分数ビットからなる。

左端の欄の二進数のうちの一つによる定数の近似割算
に対応した算術割算を本発明によって実行するときは、
処理の第１段階において二進の分数ビットから、即ち４
ビットから二進数におけるキャラクタ・ビットの右に１
ディジタル・ワードが形成される。この種の異なるディ
ジタル・ワードを第１図の中央の欄に示す。これらの各
ディジタル・ワードは、二進数において最上位の論理１
より下位にある論理１を論理０により置換することによ
り形成されている。従って、二進数の０に対応し、かつ
４つの論理０からなり、表において最下位のワードを除
けば、このような各ディジタル・ワードは一つの論理１
及び３つの論理０からなる。第２段階において二進形式
にある新しい数が形成され、第１図の右欄にこのように
して形成された異なる複数の数を示す。新しい各数は対
応する左側の欄における数と同様のキャラクタ・ビット
を有し、二進の少数点が対応する数と同一位置に配置さ
れている。二進の少数点に続く二進ビットは、逆順に読
み取ることを除き、中央の欄において対応するディジタ
ル・ワードのビットと一致する。

数1/16が数1/2に変換され、数1/8及び3/16が数1/4に
変換され、数1/4〜7/16が数1/8に変換され、数1/2〜15/
16が数1/16に変換され、数０が０のままであることがこ
の表から分かる。従って、数０の例外を除き、比較的に
高い値の数が比較的に低い値の数となり、その逆対応の
場合にも成立する。説明した方法によると、変数の最上
位の論理１にのみ注目され、従って互いに異なるいくつ
かの入力値は同一の出力値となり得る。これにも係わら
ず、この方法は変数による定数の近似割算とみなすこと
ができる。論理１を一つのみ有する、即ち数1/16、1/
8、1/4及び1/2を有するこれらの二進数の場合では、こ
の方法は定数1/32と対象の数との間での割算が正確とな
る。例えば、二進形式において0.0001と表される数1/16
は、1/2に等しい0.1000に変換される。しかし、二進形
式において0.111と表される数15/16は、1/16に変換され
る。この割算が15/16による割算に対応したものにする
ときは、分子15/（16×16）＝30（16×32）、即ちほぼ
２×1/32となる。従って、この分子は、前述の、即ち一
つの論理１のみを有する二進数を考えたときは、計算し
た分子のほぼ２倍である。従って、数０の場合を除い
て、表における全ての二進数の場合に、この割算の方法
は、その値がほぼ1/32と2/32との中間に存在する定数
と、対象の二進数との近似割算に対応しているというこ
とができる。

以上では、全般的に二進数が正であると仮定した。数
がいわゆるキャラクタ値の表示により提供されるとき
は、この割算方法は負数の近似割算に対応することにも
なる。このような表示により、正及び等価的に大きな負
数はキャラクタ・ビットについてのみ異なることにな
る。しかし、これはいわゆる２の補数表示に適用するこ
とはできない。

０による割算は確定される処理ではないので、原則と
して、数０の割算を任意に選択することができる。この
場合に、数０については割算後に数０となるのが適当と
考えられていた。これは、割算処理が適応フィルタの設
定に対する調整に関連して適用されるときに、変換器の
入力に数０が瞬時的に「静かな」伝送チャネルから発生
する可能性があるためである、これは、フィルタ設定に
対する調整又は変更とすべきものではない。

第２図は二進形式にある種々の数を含む第２の表を示
す。これらの数は第１図の表における数と一致するが、
二進の少数点が２桁右へ移動している。従って、この数
には値２及び１を有する２つの整数ビットと、値1/2及
び1/4を有する２つの二進の分数ビットとがあり、第２
図に示されている。これら数は、第１図に示す数に適用
されるものと同一の原理に従って変換され、従って中央
の欄におけるディジタル・ワードは第１図において対応
するワードと正確に一致する。この場合に、変換された
右側の欄の数には、二進の小数点の右に２つの二進ビッ
ト、即ち２つの分数ビットが含まれている。

この場合に、ただ一つの論理１を有する二進数の算術
割算は、対象の数による1/2割算に対応する。例えば、1
/4は２に変換され。数３ 3/4は0.11.11として二進形式
により書き込まれると共に、1/4に変換される。これ
は、数３ 3/4により数（30/16）×1/2、即ちほぼ２×1
/2を割算することに対応する。従って、第２図の表に示
す二進数の場合に、この割算方法は、その値が1/2と１
との間のほぼ中央にある定数と、対象との二進の近似割
算に対応することになる。前述の場合のように、数０は
全く変化していないので、この数は例外である。

第３図は以上の説明に従って近似割算を実行する装置
の一実施例を示す。この装置は、５つの入力10〜14及び
５つの出力50〜54を有する。入力10は出力50に接続さ
れ、二進入力数のキャラクタ・ビツトを供給することを
意図している。従って、キャラクタ・ビットは入力から
出力50へ変更されることなく、転送される。入力数の最
上位ビット、次の最上位ビット、以下同様にして入力11
〜14にその順序で供給される。入力11〜14は出力21〜24
を有する論理装置20に接続されている。論理装置20は、
以下で更に詳細に説明され、入力11〜14上で最上位の論
理１を検出するように機能し、下位の論理１を論理０に
より置換する。従って、第１図及び第２図における中央
の欄に示すディジタル・ワードは出力21〜24から渡され
る。

論理装置20の出力21〜24は、出力21を出力54に接続
し、出力22を出力53に接続し、以下同様に接続すること
により、前記装置の出力51〜54に接続される。このよう
にして、論理装置20からのディジタル・ワードのビット
は前記装置の出力51〜54上で逆の順序で発生するものと
なる。従って、出力50上のキャラクタ・ビット及び出力
51〜54上のビットは第１図及び第２図の各右側の欄に示
す二進ワードを形成する。

図示の実施例の場合に、論理装置20は一つのゲート回
路網をなすものであり、このゲート回路網には４つのAN
Dゲート31〜34と２つのORゲート41〜42を有し、キャラ
クタ・ビットに加えて、４つの二進ビットを有する二進
数の変換を意図している。入力15及び出力25は、図示し
た種類のいくつかのゲート回路網を従属接続したときに
用いられる、いわゆるキャリー・ビット用のものであ
る。これは、４ビット以上からなる二進数を変換できる
ようにするものである。ゲート回路網が入力11のビット
より高位のビットのために同様の回路網に従属接続され
ないときは、論理０がキャリー入力15に送り込まれる。

キャリー入力15の論理０は、当該回路網に供給される
二進数の最上位ビットにおいて生起し得る入力11上の論
理１のために、ゲート31を開放状態のままにする。従っ
て、この最上位ビットが論理１になれば、ゲート31の出
力に論理１が現われる。入力11に論理１が存在すると、
ゲート41の反転出力も論理０になり、この論理０がゲー
ト32〜34を閉じるので、入力12〜14に論理１や、論理０
が現れることに関係なく、出力22〜24に論理０が現われ
る。これに代わって、最上位ビットが論理０のときは、
論理０が出力21にも現われ、論理１がゲート41の出力に
現われる。この論理１は、次の二進数の最上位ビットに
生起し得る入力12上の論理１のために、ゲート32を開放
状態に保持する。入力12における論理１は、ゲート33及
び34を同時に閉じられ、従って論理０が出力23及び24に
現われる。

その数の最上位の論理１が入力13に現われると、論理
１が出力23に現われ、ゲート34は閉じた状態を保持す
る。論理１が入力14に現われると同時に、論理０が入力
11〜13に現われたときにのみ、出力24にのみ論理１が現
われる。入力11〜14のうちの少なくとも一つに論理１が
現われると、キャリー出力25に論理１が現われる。キャ
リー入力15に論理１が現われると、ゲート31〜34は閉じ
られ、これが全ての出力21〜24上に、更に出力25に論理
０が現われることになる。

以上の説明において引用した論理１及び論理０は、実
際では異なる電気信号であり、これらがこのような論理
値を表していることを理解すべきである。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 320 H03H 21/00

Claims

(57)【特許請求の範囲】

【請求項１】適応ディジタル・フィルタを更新する際
に、二進形式の変数により定数の近似算術割算を実行す
る方法であって、前記変数の値がフィルタに対する入力
信号の信号エネルギを表し、かつ論理１及び論理０を表
す電気信号の形式で存在し、かつ前記変数がキャラクタ
・ビット、N1個の整数ビット及びN2個の分数ビット（た
だし、N1≧０、N2≧０）を含むようになっており、前記キャラクタ・ビットを表す信号を除き、前記変数の
ビット（11〜14）を表す信号を用い、前記変数の最上位
の論理１より下位のビット（11〜14）のうちで生起し得
る論理１を表す信号を、論理０を表す信号で置換するこ
とによりディジタル・ワード（21〜24）の複数のビット
を表す信号を形成することと、キャラクタ・ビット（50）が前記変数のキャラクタ・ビ
ット（10）と一致し、残りのビットが前記ディジタル・
ワード（21〜24）を逆の順序（24〜21）に読み取った前
記ディジタル・ワードの複数のビットと一致する二進形
式の新しい数を表す信号を形成することとを含み、前記キャラクタ・ビットを表す信号を除き、前記新しい
数における最初のN1個のビットを表す信号が整数ビット
を表し、かつ残りのN2個のビットを表す信号が分数ビッ
トを表すことを特徴とする二進形式の変数により定数の
近似算術割算を実行する方法。
【請求項２】請求項１記載の二進形式の変数により定数
の近似算術割算を実行する方法において、前記ディジタ
ル・ワード（21〜24）の複数のビットを表す信号を形成
するために用いられる電気信号がいずれも論理１を表し
ていないときは、前記ディジタル・ワードは論理０のみ
からなることを特徴とする二進形式の変数により定数の
近似算術割算を実行する方法。
【請求項３】キャラクタ・ビット、N1個の整数ビット及
びN2個の分数ビット（ただし、N1≧０、N2≧０）が二進
形式の変数に含まれており、前記キャラクタ・ビットを
得る第１の入力（10）と、前記整数ビット及び分数・ビ
ットを得る（N1＋N2）個の入力（11〜14）と、キャラク
タ・ビットを取り扱う第１の出力（50）と、整数ビット
及び二進分数ビットを取り扱う（N1＋N2）個の出力（51
〜54）とを備え、前記変数により定数を近似算術割算す
る装置であって、前記近似算術割算装置の（N1＋N2）個の入力（11〜14）
に接続されている（N1＋N2）個の入力（11〜14）と、
（N1＋N2）個の出力（21〜24）とを備える論理装置（2
0）にして、第１のディジタル・ワードがその論理装置
の入力に発生するときは、最上位の論理１より下位にあ
る論理１を論理０により置換することを除き、前記第１
のディジタル・ワードと一致する第２のディジタル・ワ
ードを形成するように機能する論理装置（20）を有し、前記近似算術割算装置の第１の出力（50）は前記論理装
置の第１の入力（10）に接続され、前記近似算術割算装置の前記（N1＋N2）個の出力（51〜
54）の前記論理装置の（N1＋N2）個の出力への接続は、
前記第２のディジタル・ワードの最下位ビット用の前記
論理装置の出力（24）が、前記近似算術割算装置の（N1
＋N2）個の出力上で取り扱う整数ビット及び分数ビット
における最上位ビット用の前記近似算術割算装置の出力
（51）に接続され、前記第２のディジタル・ワードの次
の最下位ビット用の前記論理装置の出力（23）が、前記
近似算術割算装置の（N1＋N2）個の出力上で取り扱う整
数ビット及び分数ビットにおける次の最下位ビット用の
前記近似算術割算装置の出力（52）に接続され、前記第
２のディジタル・ワードの残りのビット用の前記論理装
置の出力も、同様に前記近似算術割算装置の（N1＋N2）
個の出力上で取り扱う整数ビット及び分数ビットにおけ
る残りのビット用の前記近似算術割算装置の出力に、逆
順に接続されることを特徴とする二進形式の変数により
定数の近似算術割算をする装置。