JPH01205327A

JPH01205327A - 加算回路

Info

Publication number: JPH01205327A
Application number: JP3123488A
Authority: JP
Inventors: Masakatsu Maruyama; 征克丸山; Shiro Sakiyama; 史朗崎山; Maki Toyokura; 真木豊蔵; Kunitoshi Aono; 邦年青野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-02-12
Filing date: 1988-02-12
Publication date: 1989-08-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は２つのデータを加算を行う加算回路に関するも
のである。

従来の技術近年、半導体技術の発達により、コンピュータにおいて
も高速化が進んできている。加算回路においても高速化
がなされている。回路素子による高速化はかシでなく、
回路の構成による高速化も行われておシ、キャリィ・セ
レクト・アダ一方式第２図により、キャリィ・セレクト
・アダ一方式について説明する。

第２図の加算回路は、８ビツトの２つのデータｘ１〜ｘ
Ｂ　、７１〜ｙ７を入力とし、８ビツトの結果ｚ１〜ｚ
８を得る加算回路であり、この動作について説明する。

第２図の加算回路は、全加算器１〜１２と入力のマルチ
プレクサ１３Ａ−１６によって構成されている。

全加算器１〜１２は、キャリィ入力とＡおよびＢ入力の
３つの入力と、キャリィ出力とサム出力の２つの出力を
持っており、キャリィ入力とＡおよびＢの入力とキャリ
ィ出力を持つキャリィ発生回路１−ａと、キャリィ入力
とＡおよびＢの入力とサム出力を持つサム発生回路１−
ｂで構成されている。

第２図の加算回路におけるキャリィ・セレクト・アダ一
方式は、上位４ビツトと下位４ビツトの２つに分けた構
成になっている。

このキャリィ・セレクト・アダ一方式による加算回路は
、下位４ビツトにおいて全加算器１〜４を４個並べ、前
段の全加算器のキャリィ出力が、次段のキャリィ入力に
接続されている。入力が１１およびｙｌである全加算器
１、すなわち、最下位の加算を行う全加算器のキャリィ
入力は、算術加算のみに限定しているので、Ｌｏｗ　の
値を与える。

上位の４ピア）においては、下位４ビツトと同様に、全
加算器を４個並べ、前段の全加算器のキャリィ出力が、
次段のキャリィ入力に接続されているものが２つあり、
ｘ６とｙ５が入力となる２つの加算器の一方の加算器５
のキャリィ入力はロウ（Ｌｏｗ）が、他方の加算器９の
キャリィ入力はハイ（Ｈｉｇｈ）が与えらている。

上位４ビツトにおいて、同じ桁の加算器が２つあるが、
この同じ桁の２つの加算器の２つのサム出力のどちらを
結果とするかを、ｘ４と７４を入力とする４桁目の加算
器４のキャリィ出力によって２人カマルチプレクサ１３
〜１６で選択する。

このことにより、この加算回路の計算速度は、第３図の
全加算器２０１〜２０８を８個用い、前段の全加算器の
キャリィ出力が、次段のキャリィ入力に接続して構成さ
れたものに比べて高速化されている。第３図の構成の場
合、演算速度は次のようになる。

（ＡまだはＢ入力が入ってからキャリィ出力が出るキャ
リィ発生回路の演算時間）＋（キャリィ入力が入ってからキャリィ出力が出るキャ
リィ発生回路の演算時間）×６＋（キャリィ入力が入っ
てからサム出力が出るサム発生回路の演算時間）第２図のキャリィ・セレクト・アダ一方式による構成の
ものでの演算速度は（ＡまたはＢ入力が入ってからキャリィ出力が出るキャ
リィ発生回路の演算時間）＋（キャリィ入力が入ってからキャリィ出力が出るキャ
リィ発生回路の演算時間）×３＋（マルチプレクサの切
シ換え時間）となる。

このことより、キャリィ・セレクト・アダ一方式を用い
た構成の方が、はぼ、２倍近い演算速度が得られている
のがわかる。さらに最適化すればより高速化が可能であ
る。

次に回路規模について考えると、第３図の構成では全加算器×８＝キャリィ発生回路×８＋サム発生回路×８第２図のキャリィ・セレクト・アダ一方式による構成の
ものでの回路規模は全加算器×１２＋マルチプレクサ×４＝キャリィ発生回
路Ｘ１２＋サム発生回路×１２＋マルチプレクサ×４になる。以上のことよシキャリィ・セレクト・アダ一方
式による構成のものの回路規模は、第３図のものに比べ
て１．６倍以上の回路規模となっている。

発明が解決しようとする課題従来のキャリィ・セレクト・アダ一方式による構成の加
算回路は、処理速度が高速になるが、それにともない回
路規模も大きくなってしまった。

本発明はかかる点に鑑みてなされたもので、キャリィ・
セレクト・アダ一方式の高速性を活しつつ、回路規模を
減少させることを目的としている。

課題を解決するための手段本発明では上記問題点を解決するだめに、従来のキャリ
ィ・セレクト・アダ一方式によるものにおいては、キャ
リィ発生回路とサム発生回路とを内部に持つ全加算器を
１つの単位として構成されていたものを、本発明におい
て、キャリィ発生回路とサム発生回路を分けて構成し、
キャリィ・セレクトされる上位のビットにおいて、ロウ
（Ｌｏｗ）の桁上げによる場合のと、ハイ（Ｈｌｇｈ）
　　の桁上げによる場合のものの、２つのキャリィ計算
を行つフロフクを設け、この２つのブロックの計算結果
を下位からの桁上げ信号により選択し、選択された信号
により上位のサム発生回路の計算を行うことで、上位の
結果を得るキャリィ・セレクト・アダ一方式による加減
算器である。

作　　用入力するデータ幅を分割し、最下位の分割以外の分割に
おいてキャリィ発生回路を２系統存し、下位の分割から
のキャリィ信号によりキャリィ発生回路の出力を選択し
、この選択された信号によリサム発生回路により加算結
果が高速に得られる。

実施例第１図は、本発明のキャリィ・セレクト・アダ一方式に
よる加算回路の一実施例のブロック図である。

第１図の本発明のキャリィ・セレクト・アダー方式によ
る加算回路は、８ビツトの２つのデータｘ１〜ｘ８．ｙ
１〜ｙ７を入力とし、８ビツトの結果２１〜ｚ８を得る
加算回路であシ、算術加算する時の動作について説明す
る。

第１図の加算回路はキャリィ・セレクト・アダ一方式の
回路であり、上位４ビツトがキャリィ信号によって選択
されている。下位４ビツトの計算は、全加算器１〜４の
構成で行われ、１つ下位のピントを計算する全加算器の
キャリィ出力が、１つ上位のピットを計算する全加算器
のキャリィ入力に接続され、最下位を計算する全加算器
１のキャリィ入力はロウ（Ｌｏｗ）が与えられた構成と
なっている。

上位の４ビツトの計算は、キャリィ発生回路１００〜１
０７とサム発生回路１０８〜１１１、それに２人カマル
チプレクサ１１２〜１１５の構成で行われる。上位４ビ
ツトについてキャリィだけ計算するブロックが２つある
。

その１つのブロックは、２つの入力データのｘ５〜ｘ８
およびｙ５〜ｙ８の各桁の値と下位からのキャリィ出力
を入力とするキャリィ発生回路１００〜１０３から成る
。ただし、そのブロックの最下位の計算するキャリィ発
生回路１００のキャリィ入力がＬｏｗ　　となっている
。

もう１つのブロックは、２つの入力データのｘ５〜ｘ８
およびｙ５〜ｙ８の各桁の値と下位からのキャリィ出力
を入力とするキャリィ発生回路１０４〜１０７から成る
。ただし、そのブロックの最下位の計算するキャリィ発
生回路１０４のキャリィ入カハイ（ＨｉｃＨｈ）　　と
なっているものとがある。

この上位４ビツトのキャリィを計算する２つのブロック
の出力は、２人カマルチプレクサ１１２〜１１５によυ
、４ビツト目を計算する全加算器４のキャリィ出力を制
御信号として選択され、それぞれの桁を担当するサム発
生回路１１２〜１１５に与えられる。そして、加算結果
の上位４桁はサム発生回路１１２〜１１５から、下位４
桁は全加算器１〜４から出力される。

本発明のキャリィ・セレクト・アダ一方式の加算回路の
演算速度は（ＡまだはＢ入力が入ってからキャリィ出力が出るキャ
リィ発生回路の演算時間）＋（キャリィ入力が入ってからキャリィ出力が出るキャ
リィ発生回路の演算時間）×３＋（マルチプレクサの切
り換え時間）＋（キャリィ入力が入ってからサム出力が出るサム発生
回路の演算時間）とｙｂ、従来のキャリィ・セレクト・アダ一方式の加算
回路の高速性をほぼ活している。

次に、回路規模について考えるとキャリィ発生回路×１２＋サム発生回路×８＋マルチグ
レクサ×４となり、従来のキャリィ・セレクト・アダ一
方式の加算回路の回路規模に比べてサム発生回路が４個
少なくなっており回路規模が減少している。

ここでは、加算回路のビット幅を８ビツトに限定し、下
位４ビツトと上位４ビツトとに分け、上位４ビツトをキ
ャリィ・セレクトとして説明したが、ビット幅を広げ、
分割数をふやしても、従来のキャリィ・セレクト・アダ
一方式の加算回路に比べ高速性を維持しつつ回路規模が
減少され、きわめて有用である。

発明の効果以上述べてきたように、本発明によれば、従来のキャリ
ィ・セレクト・アダ一方式の加算回路の回路規模よりも
少なく、はぼ同等の演算速度を得ることができ、実用的
にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来のキャリィ・セレクト・アダ一方式による加算回路
のブロック図、第３図は従来の加算回路の説明図である
。１〜１２・・・・・・全加算器、１３〜１６・・・・・
・２人力マルチプレクサ、１ｏｏ〜１０７・・・・・・
キャリィ発生回路、１１２〜１１５・・・・・・サム発
生回路。

Claims

【特許請求の範囲】

入力するデータ幅を分割し、最下位の分割以外の分割に
おいてキャリィ発生回路を２系統有し、下位の分割から
のキャリィ信号により前記キャリィ発生回路の出力を選
択する手段を有し、選択された該信号によりサム発生回
路により結果を得る事を特徴とする加算回路。