JPH0728627A - 自乗回路 - Google Patents
自乗回路Info
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- JPH0728627A JPH0728627A JP17075693A JP17075693A JPH0728627A JP H0728627 A JPH0728627 A JP H0728627A JP 17075693 A JP17075693 A JP 17075693A JP 17075693 A JP17075693 A JP 17075693A JP H0728627 A JPH0728627 A JP H0728627A
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Abstract
(57)【要約】
【目的】 高速で自乗演算する自乗回路のメモリ容量を
小さくする。 【構成】 ＲＯＭ３１は、８ビットの入力データＤｉの
うちの上位７ビットのデータを受け、その上位７ビット
のデータの自乗結果を、予め格納された７ビットのデー
タの自乗演算結果から選択して出力する。選択器３２
は、入力データＤｉのＬＳＢに応じて、零または入力デ
ータＤｉの上位７ビットのデータを選択して出力する。
加算器３３が、選択器３２及びＲＯＭ３１の出力を加算
する。出力手段３４は、入力データＤｉのＬＳＢに応じ
て最下位ビットの値を設定すると共に下位２ビット目に
零を設定し、さらに下位３ビット目以上を加算器３３の
１４ビットの出力としたデータを出力する。
小さくする。 【構成】 ＲＯＭ３１は、８ビットの入力データＤｉの
うちの上位７ビットのデータを受け、その上位７ビット
のデータの自乗結果を、予め格納された７ビットのデー
タの自乗演算結果から選択して出力する。選択器３２
は、入力データＤｉのＬＳＢに応じて、零または入力デ
ータＤｉの上位７ビットのデータを選択して出力する。
加算器３３が、選択器３２及びＲＯＭ３１の出力を加算
する。出力手段３４は、入力データＤｉのＬＳＢに応じ
て最下位ビットの値を設定すると共に下位２ビット目に
零を設定し、さらに下位３ビット目以上を加算器３３の
１４ビットの出力としたデータを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ等で構成された
プロセッサの内部等に設けられ、入力データを自乗する
自乗回路に関するものである。
プロセッサの内部等に設けられ、入力データを自乗する
自乗回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；堀越彌“コンピュータの高速演算方法”近代科
学社、p.202-209,357-363 上記文献には、第１及び第２の２種類の方式の自乗回路
が示されている。第１の方式としては、ＲＯＭ乗算方式
が挙げられる。図２は、ＲＯＭ乗算方式の自乗回路の構
成ブロック図であり、図３は、図２中のＲＯＭ１０に格
納されたＲＯＭテーブル表を示している。図２の自乗回
路は、アドレスデコーダとメモリを備えたＲＯＭ１０で
構成され、ＲＯＭ１０は、８ビットの入力データＤINを
入力端子ＩＮから入力してその入力データの自乗演算結
果を１６ビットのデータＤOUT として出力端子ＯＵＴか
ら出力する。ＲＯＭ１０は、図３のように入力データＤ
INの各値に対して予めＲＯＭに自乗演算結果ＤOUT を格
納している。なお、ＲＯＭ１０の容量は、２8 ×（２×
８）＝４０９６ビットである。
例えば、次のような文献に記載されるものがあった。 文献１；堀越彌“コンピュータの高速演算方法”近代科
学社、p.202-209,357-363 上記文献には、第１及び第２の２種類の方式の自乗回路
が示されている。第１の方式としては、ＲＯＭ乗算方式
が挙げられる。図２は、ＲＯＭ乗算方式の自乗回路の構
成ブロック図であり、図３は、図２中のＲＯＭ１０に格
納されたＲＯＭテーブル表を示している。図２の自乗回
路は、アドレスデコーダとメモリを備えたＲＯＭ１０で
構成され、ＲＯＭ１０は、８ビットの入力データＤINを
入力端子ＩＮから入力してその入力データの自乗演算結
果を１６ビットのデータＤOUT として出力端子ＯＵＴか
ら出力する。ＲＯＭ１０は、図３のように入力データＤ
INの各値に対して予めＲＯＭに自乗演算結果ＤOUT を格
納している。なお、ＲＯＭ１０の容量は、２8 ×（２×
８）＝４０９６ビットである。
【０００３】次に、この自乗回路の動作を説明する。入
力データＤINが入力されると、その入力データＤINに基
づき、アドレスデコーダが、配列された所定のメモリセ
ルのアドレスを決定して選択する。選択された複数のメ
モリセルに格納されていた自乗演算結果ＤOUT が、出力
端子ＯＵＴから出力される。例えば、入力データＤINと
して２進数の00000011が入力されると、図３のＲＯＭテ
ーブルの0000000000001001が、選択されて出力される。
従来の第２の方式は、加算器を多段に組んで自乗演算を
行う方式である。図４は、その加算器を用いた自乗回路
のアルゴリズムを示している。２つの正の２進数Ａ，Ｑ
があり、Ｑ＝Ａ1/2 , Ａ＝Ｑ2 とする。この２進数Ａ，
Ｑを（１），（２）式のように表すことにする。
力データＤINが入力されると、その入力データＤINに基
づき、アドレスデコーダが、配列された所定のメモリセ
ルのアドレスを決定して選択する。選択された複数のメ
モリセルに格納されていた自乗演算結果ＤOUT が、出力
端子ＯＵＴから出力される。例えば、入力データＤINと
して２進数の00000011が入力されると、図３のＲＯＭテ
ーブルの0000000000001001が、選択されて出力される。
従来の第２の方式は、加算器を多段に組んで自乗演算を
行う方式である。図４は、その加算器を用いた自乗回路
のアルゴリズムを示している。２つの正の２進数Ａ，Ｑ
があり、Ｑ＝Ａ1/2 , Ａ＝Ｑ2 とする。この２進数Ａ，
Ｑを（１），（２）式のように表すことにする。
【０００４】
【数１】 図４のアルゴリズムのステップＳ１でＱの自乗演算がス
タートする。ステップＳ２において、ｑ1 ＝１であるか
否かが判断される。ｑ1 ＝１のとき、Ａ≧（０．１）2
＝０．０１である。Ａと０．０１を比較して、ｑ1 ＝１
のとき、即ち、Ａ≧０．０１のとき、ステップＳ３で、
０．ｑ1 の平方数にあたるＦ1 が、Ｆ1＝０．０１と設
定される。同様に、ｑ1 ＝０でＡ≧０．０１でないと
き、ステップＳ４においてＦ1 ＝０．００と設定され
る。さらに、ステップＳ５でＡと（０. ｑ1 １）2 と
が、比較される。Ａ≧（０. ｑ1 １）2 ならば、Ａ≧
（０. ｑ1）2 ＋０．０ｑ1 ０１であり、ｑ2 ＝１とな
る。この手順を一般化すると次の（３）〜（５）式とな
る。なお、ｑ1 ＝１ならば、Ｆ1 ＝０．０１で、ｑ1 ＝
０ならば、Ｆ1 ＝０．００である。
タートする。ステップＳ２において、ｑ1 ＝１であるか
否かが判断される。ｑ1 ＝１のとき、Ａ≧（０．１）2
＝０．０１である。Ａと０．０１を比較して、ｑ1 ＝１
のとき、即ち、Ａ≧０．０１のとき、ステップＳ３で、
０．ｑ1 の平方数にあたるＦ1 が、Ｆ1＝０．０１と設
定される。同様に、ｑ1 ＝０でＡ≧０．０１でないと
き、ステップＳ４においてＦ1 ＝０．００と設定され
る。さらに、ステップＳ５でＡと（０. ｑ1 １）2 と
が、比較される。Ａ≧（０. ｑ1 １）2 ならば、Ａ≧
（０. ｑ1）2 ＋０．０ｑ1 ０１であり、ｑ2 ＝１とな
る。この手順を一般化すると次の（３）〜（５）式とな
る。なお、ｑ1 ＝１ならば、Ｆ1 ＝０．０１で、ｑ1 ＝
０ならば、Ｆ1 ＝０．００である。
【０００５】
【数２】 （８）式において、ｑr+1 =0ならば、Ｆr+1 = Ｆr とな
るのは明らかである。上記反復公式は、ｒ＝１，２，
…，ｎのすべてにあてはまり、（８）式の帰納法が逐次
ｑr に適用され、ステップＳ１４で、ｎビットの入力数
に対して２ｎビットの自乗数が求まるまで続けられる。
図５は、図４のアルゴリズムを実施する加算器である。
図５の加算器には、多段に接続された制御可能加算シフ
ト・セル（ControlledAdd-shift Cell 以下、ＣＡＦと
いう）２０と呼ばれるセルが用いられている。図６は、
図５中のＣＡＦ２０を示す構成ブロック図であり、ＣＡ
Ｆ２０は全加算器（ＦＡ）２１と”２入力のマルチプレ
クサ（ＭＰＸ）２２とを、備えている。ＣＡＦ２０は外
部からのイネーブル信号Ｅにより、前のＣＡＦからの入
力Ｂの残余の信号を出力するか、或いは、ＦＡ２１の和
出力を送出する。図５の加算器は、入力データの２進数
Ｑを左側から各ビットごとに行に対応させて各イネーブ
ル信号として入力する。最初の基数はゼロであるが、配
列の上方から入力される。最後に得られる平方Ｑ2 ＝Ａ
の各ビット情報は、下端の出力線に現れる。
るのは明らかである。上記反復公式は、ｒ＝１，２，
…，ｎのすべてにあてはまり、（８）式の帰納法が逐次
ｑr に適用され、ステップＳ１４で、ｎビットの入力数
に対して２ｎビットの自乗数が求まるまで続けられる。
図５は、図４のアルゴリズムを実施する加算器である。
図５の加算器には、多段に接続された制御可能加算シフ
ト・セル（ControlledAdd-shift Cell 以下、ＣＡＦと
いう）２０と呼ばれるセルが用いられている。図６は、
図５中のＣＡＦ２０を示す構成ブロック図であり、ＣＡ
Ｆ２０は全加算器（ＦＡ）２１と”２入力のマルチプレ
クサ（ＭＰＸ）２２とを、備えている。ＣＡＦ２０は外
部からのイネーブル信号Ｅにより、前のＣＡＦからの入
力Ｂの残余の信号を出力するか、或いは、ＦＡ２１の和
出力を送出する。図５の加算器は、入力データの２進数
Ｑを左側から各ビットごとに行に対応させて各イネーブ
ル信号として入力する。最初の基数はゼロであるが、配
列の上方から入力される。最後に得られる平方Ｑ2 ＝Ａ
の各ビット情報は、下端の出力線に現れる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
自乗回路においては、次のような課題があった。ＲＯＭ
乗算方式の自乗回路では、入力桁数が増すと、２のべき
乗でＲＯＭ１０の容量が大きくなり、加算器を多段に組
んだ第２の方式では、加算器を加算器ＣＡＦ２０を多段
に組んでいるため演算速度が遅くなっていた。本発明
は、前記従来技術が持っていた課題として、ＲＯＭ１０
の容量が大きくなる点及び演算速度が遅いという点につ
いて解決をした自乗回路を提供するものである。
自乗回路においては、次のような課題があった。ＲＯＭ
乗算方式の自乗回路では、入力桁数が増すと、２のべき
乗でＲＯＭ１０の容量が大きくなり、加算器を多段に組
んだ第２の方式では、加算器を加算器ＣＡＦ２０を多段
に組んでいるため演算速度が遅くなっていた。本発明
は、前記従来技術が持っていた課題として、ＲＯＭ１０
の容量が大きくなる点及び演算速度が遅いという点につ
いて解決をした自乗回路を提供するものである。
【０００７】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、Ｎ−１（但し、Ｎは正の整数）ビッ
トのデータの自乗演算結果が予め格納されたメモリで構
成され、Ｎビットの入力データのうちの上位Ｎ−１ビッ
トのデータをアドレス信号として該メモリ内の自乗演算
結果を出力する局部自乗回路と、前記入力データの最下
位ビットの値に応じて該入力データの上位Ｎ−１ビット
のデータまたはゼロを選択する選択器と、前記局部自乗
回路及び選択器の出力データを加算する加算器と、最下
位ビットの値を前記入力データの最下位ビットの値と
し、下位２ビット目をゼロ、下位３ビット目以上を前記
加算器の加算結果としたデータを出力する出力手段と
を、自乗回路に備えている。第２の発明は、第１の発明
の自乗回路で構成された局部自乗回路と、Ｎ＋１ビット
の入力データの最下位ビットの値に応じて該入力データ
の上位Ｎビットのデータまたはゼロを選択する選択器
と、前記局部自乗回路及び選択器の出力データを加算す
る加算器と、最下位ビットの値を前記入力データの最下
位ビットの値とし、下位２ビット目をゼロ、下位３ビッ
ト目以上を前記加算器の加算結果としたデータを出力す
る出力手段とを、自乗回路に設けている。
を解決するために、Ｎ−１（但し、Ｎは正の整数）ビッ
トのデータの自乗演算結果が予め格納されたメモリで構
成され、Ｎビットの入力データのうちの上位Ｎ−１ビッ
トのデータをアドレス信号として該メモリ内の自乗演算
結果を出力する局部自乗回路と、前記入力データの最下
位ビットの値に応じて該入力データの上位Ｎ−１ビット
のデータまたはゼロを選択する選択器と、前記局部自乗
回路及び選択器の出力データを加算する加算器と、最下
位ビットの値を前記入力データの最下位ビットの値と
し、下位２ビット目をゼロ、下位３ビット目以上を前記
加算器の加算結果としたデータを出力する出力手段と
を、自乗回路に備えている。第２の発明は、第１の発明
の自乗回路で構成された局部自乗回路と、Ｎ＋１ビット
の入力データの最下位ビットの値に応じて該入力データ
の上位Ｎビットのデータまたはゼロを選択する選択器
と、前記局部自乗回路及び選択器の出力データを加算す
る加算器と、最下位ビットの値を前記入力データの最下
位ビットの値とし、下位２ビット目をゼロ、下位３ビッ
ト目以上を前記加算器の加算結果としたデータを出力す
る出力手段とを、自乗回路に設けている。
【０００８】
【作用】第１の本発明によれば、以上のように自乗回路
を構成したので、局部自乗回路は、Ｎビットの入力デー
タのうち上位Ｎ−１ビットのデータをアドレス信号とし
て受け、予め格納された自乗演算結果を、そのＮ−１ビ
ットのデータに対応して出力する。前記Ｎビットの入力
データの最下位ビットの値に応じ、選択器は、その入力
データの上位Ｎ−１ビットのデータ或いはゼロを選択し
て出力する。加算器が、局部自乗回路及び選択器の出力
データを加算する。出力手段は、最下位ビットの値を入
力データの最下位ビットの値とし、下位２ビット目をゼ
ロ、下位３ビット目以上を前記加算器の加算結果とした
データを出力する。第２の発明によれば、局部自乗回路
を構成する第１の発明の自乗回路が、Ｎ＋１ビットの入
力データのうち上位Ｎビットのデータを受け、そのＮビ
ットのデータに対応した自乗演算結果を出力する。前記
Ｎ＋１ビットの入力データの最下位ビットの値に応じ、
選択器は、その入力データの上位Ｎビットのデータ或い
はゼロを選択して出力する。加算器が局部自乗回路及び
選択器の出力データを加算する。出力手段は、最下位ビ
ットの値を入力データの最下位ビットの値とし、下位２
ビット目をゼロ、下位３ビット目以上を前記加算器の加
算結果としたデータを出力する。従って、前記課題を解
決できるのである。
を構成したので、局部自乗回路は、Ｎビットの入力デー
タのうち上位Ｎ−１ビットのデータをアドレス信号とし
て受け、予め格納された自乗演算結果を、そのＮ−１ビ
ットのデータに対応して出力する。前記Ｎビットの入力
データの最下位ビットの値に応じ、選択器は、その入力
データの上位Ｎ−１ビットのデータ或いはゼロを選択し
て出力する。加算器が、局部自乗回路及び選択器の出力
データを加算する。出力手段は、最下位ビットの値を入
力データの最下位ビットの値とし、下位２ビット目をゼ
ロ、下位３ビット目以上を前記加算器の加算結果とした
データを出力する。第２の発明によれば、局部自乗回路
を構成する第１の発明の自乗回路が、Ｎ＋１ビットの入
力データのうち上位Ｎビットのデータを受け、そのＮビ
ットのデータに対応した自乗演算結果を出力する。前記
Ｎ＋１ビットの入力データの最下位ビットの値に応じ、
選択器は、その入力データの上位Ｎビットのデータ或い
はゼロを選択して出力する。加算器が局部自乗回路及び
選択器の出力データを加算する。出力手段は、最下位ビ
ットの値を入力データの最下位ビットの値とし、下位２
ビット目をゼロ、下位３ビット目以上を前記加算器の加
算結果としたデータを出力する。従って、前記課題を解
決できるのである。
【０００９】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す自乗回路の構成ブ
ロック図である。この自乗回路は、８ビットの自乗演算
をする回路であり、８ビットの入力データＤｉを入力す
る８個の入力端子ＩＮと、７ビットのデータに対応した
自乗演算結果が予め格納された局部自乗回路であるＲＯ
Ｍ３１と、入力データＤｉの最下位ビット（以下、ＬＳ
Ｂという）の値に応じて、その入力データＤｉの上位７
ビットのデータ或いは７ビットの0000000 を選択して出
力する第１の選択器３２を備えている。ＲＯＭ３１は、
入力端子から８ビットの入力データＤｉの内の上位７ビ
ットのデータを入力する接続である。選択器３２には、
７ビットの0000000と入力データＤｉの上位７ビットと
が入力され、さらに選択器３２には、入力データＤｉの
ＬＳＢが、制御信号として入力されている。選択器３２
とＲＯＭ３１の出力は、第１の加算器３３に接続されて
いる。ここで、ＲＯＭ３１の出力は、加算器３３のＡポ
ートに入力され、選択器３２の出力は、上位に７ビット
ゼロ詰するための信号の0000000 と共に加算器３３のＢ
ポートに入力されている。加算器３３の出力は、出力手
段３４を介して出力端子ＯＵＴに接続されている。出力
手段３４には、１ビットの0 の信号及び入力データＤｉ
のＬＳＢ信号が接続され、それらのＬＳＢ信号、１ビッ
トの0 の信号及び加算器３３からの出力信号が、この出
力手段の最下位の桁から順に配列されて出力端子ＯＵＴ
へ１６ビットのデータとして出力される。
ロック図である。この自乗回路は、８ビットの自乗演算
をする回路であり、８ビットの入力データＤｉを入力す
る８個の入力端子ＩＮと、７ビットのデータに対応した
自乗演算結果が予め格納された局部自乗回路であるＲＯ
Ｍ３１と、入力データＤｉの最下位ビット（以下、ＬＳ
Ｂという）の値に応じて、その入力データＤｉの上位７
ビットのデータ或いは７ビットの0000000 を選択して出
力する第１の選択器３２を備えている。ＲＯＭ３１は、
入力端子から８ビットの入力データＤｉの内の上位７ビ
ットのデータを入力する接続である。選択器３２には、
７ビットの0000000と入力データＤｉの上位７ビットと
が入力され、さらに選択器３２には、入力データＤｉの
ＬＳＢが、制御信号として入力されている。選択器３２
とＲＯＭ３１の出力は、第１の加算器３３に接続されて
いる。ここで、ＲＯＭ３１の出力は、加算器３３のＡポ
ートに入力され、選択器３２の出力は、上位に７ビット
ゼロ詰するための信号の0000000 と共に加算器３３のＢ
ポートに入力されている。加算器３３の出力は、出力手
段３４を介して出力端子ＯＵＴに接続されている。出力
手段３４には、１ビットの0 の信号及び入力データＤｉ
のＬＳＢ信号が接続され、それらのＬＳＢ信号、１ビッ
トの0 の信号及び加算器３３からの出力信号が、この出
力手段の最下位の桁から順に配列されて出力端子ＯＵＴ
へ１６ビットのデータとして出力される。
【００１０】次に、図１の自乗回路の動作を説明する。
入力データＤｉの２進数を（９）式に示す８ビットの数
値とする。 Ｄｉ＝Ｄ7 ×２7 ＋Ｄ6 ×２6 ＋Ｄ5 ×２5 ＋Ｄ4 ×２4 ＋Ｄ3 ×２3 ＋Ｄ2 ×２2 ＋Ｄ1 ×２1 ＋Ｄ0 ×２0 …（９） （但し、Ｄ7 〜Ｄ0 は、０または１とする） この数値Ｄｉを自乗して変形すると Ｄｉ2 ＝（（Ｄ7 ×２6 ＋Ｄ6 ×２5 ＋Ｄ5 ×２4 ＋Ｄ4 ×２3 ＋Ｄ3 ×２2 ＋Ｄ2 ×２1 ＋Ｄ1 ）×２＋Ｄ0 ）2 …（１０） ここで、（１０）式中の （Ｄ7 ×２6 ＋Ｄ6 ×２5 ＋Ｄ5 ×２4 ＋Ｄ4 ×２3 ＋
Ｄ3 ×２2 ＋Ｄ2 ×２1 ＋Ｄ1 ）をｄとすると、 Ｄｉ2 ＝（２×ｄ＋Ｄ0 ）2 …（１１） となる。（１１）式は展開され（１２）式となる。 Ｄｉ2 ＝４×ｄ2 ＋４×ｄ×Ｄ0 ＋Ｄ0 2 …（１２） Ｄ0 の値は、もともと０または１なので、Ｄ0 2 ＝Ｄ0
である。即ち、Ｄ0 が０のとき、 Ｄｉ2 ＝２2 ×ｄ2 …（１３） Ｄ0 が１のとき、 Ｄｉ2 ＝２2 ×ｄ2 ＋２2 ×ｄ＋１＝２2 ×（ｄ2 ＋ｄ）＋１…（１４） となる。
入力データＤｉの２進数を（９）式に示す８ビットの数
値とする。 Ｄｉ＝Ｄ7 ×２7 ＋Ｄ6 ×２6 ＋Ｄ5 ×２5 ＋Ｄ4 ×２4 ＋Ｄ3 ×２3 ＋Ｄ2 ×２2 ＋Ｄ1 ×２1 ＋Ｄ0 ×２0 …（９） （但し、Ｄ7 〜Ｄ0 は、０または１とする） この数値Ｄｉを自乗して変形すると Ｄｉ2 ＝（（Ｄ7 ×２6 ＋Ｄ6 ×２5 ＋Ｄ5 ×２4 ＋Ｄ4 ×２3 ＋Ｄ3 ×２2 ＋Ｄ2 ×２1 ＋Ｄ1 ）×２＋Ｄ0 ）2 …（１０） ここで、（１０）式中の （Ｄ7 ×２6 ＋Ｄ6 ×２5 ＋Ｄ5 ×２4 ＋Ｄ4 ×２3 ＋
Ｄ3 ×２2 ＋Ｄ2 ×２1 ＋Ｄ1 ）をｄとすると、 Ｄｉ2 ＝（２×ｄ＋Ｄ0 ）2 …（１１） となる。（１１）式は展開され（１２）式となる。 Ｄｉ2 ＝４×ｄ2 ＋４×ｄ×Ｄ0 ＋Ｄ0 2 …（１２） Ｄ0 の値は、もともと０または１なので、Ｄ0 2 ＝Ｄ0
である。即ち、Ｄ0 が０のとき、 Ｄｉ2 ＝２2 ×ｄ2 …（１３） Ｄ0 が１のとき、 Ｄｉ2 ＝２2 ×ｄ2 ＋２2 ×ｄ＋１＝２2 ×（ｄ2 ＋ｄ）＋１…（１４） となる。
【００１１】入力端子ＩＮから、例えば入力データＤｉ
として１８６（２進数の10111010）が入力される。入力
データＤｉの上位７ビット（1011101 ）が、ＲＯＭ３１
に入力され、ＲＯＭ３１は、格納された自乗演算結果か
ら、その上位７ビット（1011101 ）のデータの自乗結果
の１４ビットの値（10000111001001）を選択して出力す
る。この自乗演算結果の１４ビットの値（100001110010
01）は、（１２）式におけるｄ2 に相当する。選択器３
２は、入力データＤｉのＬＳＢの値の０の情報を受け、
（１２）式中のｄ×Ｄ0 として７ビットの0000000 を選
択出力する。この選択器３２の出力は、上位７ビットゼ
ロ詰用の信号の0000000 と共に出力されて１４ビットの
信号となる。加算器３３は、ＲＯＭ３１からの１４ビッ
トの出力と、上位７ビットゼロ詰めされて１４ビットと
された選択器３２のデータ(00000000000000)とを加算す
る。加算の結果、１４ビットの値（10000111001001）
が、出力手段３４へ出力される。出力手段３４は、最下
位ビットに入力データＤｉのＬＳＢのゼロ、下位２ビッ
ト目をゼロを追加する。このことにより、（１３）式の
右辺に相当する動作が実行される。その結果、図１の自
乗回路は、１６ビットの値（1000011100100100)、即ち
１８６の自乗数の３４５９６を出力する。
として１８６（２進数の10111010）が入力される。入力
データＤｉの上位７ビット（1011101 ）が、ＲＯＭ３１
に入力され、ＲＯＭ３１は、格納された自乗演算結果か
ら、その上位７ビット（1011101 ）のデータの自乗結果
の１４ビットの値（10000111001001）を選択して出力す
る。この自乗演算結果の１４ビットの値（100001110010
01）は、（１２）式におけるｄ2 に相当する。選択器３
２は、入力データＤｉのＬＳＢの値の０の情報を受け、
（１２）式中のｄ×Ｄ0 として７ビットの0000000 を選
択出力する。この選択器３２の出力は、上位７ビットゼ
ロ詰用の信号の0000000 と共に出力されて１４ビットの
信号となる。加算器３３は、ＲＯＭ３１からの１４ビッ
トの出力と、上位７ビットゼロ詰めされて１４ビットと
された選択器３２のデータ(00000000000000)とを加算す
る。加算の結果、１４ビットの値（10000111001001）
が、出力手段３４へ出力される。出力手段３４は、最下
位ビットに入力データＤｉのＬＳＢのゼロ、下位２ビッ
ト目をゼロを追加する。このことにより、（１３）式の
右辺に相当する動作が実行される。その結果、図１の自
乗回路は、１６ビットの値（1000011100100100)、即ち
１８６の自乗数の３４５９６を出力する。
【００１２】次に、入力データＤｉとして２０３（２進
数の11001011）が入力された場合を説明する。入力デー
タＤｉの上位７ビット（1100101 ）が、ＲＯＭ３１に入
力され、ＲＯＭ３１は、格納された自乗演算結果から、
その上位７ビット（1100101）のデータの自乗演算結果
の１４ビットの値（10011111011001）を選択して出力す
る。この自乗演算結果の１４ビットの値（100111110110
01）は、（１２）式におけるｄ2 に相当する。選択器３
２は、入力データＤｉのＬＳＢの値の１の情報を受け、
（１２）式のｄ×Ｄ0 として７ビットの1100101 を選択
出力する。この選択器３２の出力は、上位７ビットゼロ
詰用の信号の0000000 と共に出力されて１４ビットの信
号となる。加算器３３は、ＲＯＭ３１からの１４ビット
の出力と、上位７ビットゼロ詰めされて１４ビットとさ
れた選択器３２のデータ(00000001100101)とを加算す
る。加算の結果、１４ビットの値（10100000111110）
が、出力手段３４へ出力される。出力手段３４は、最下
位ビットに入力データＤｉのＬＳＢの１、下位２ビット
目を０を追加する。このことにより、（１４）式の右辺
に相当する動作が実行される。その結果、図１の自乗回
路は、１６ビットの値（1010000011111001) 、即ち２０
３の自乗数の４１２０９出力する。以上のように、本実
施例では、８ビットの入力データＤｉの自乗を求めるた
めに、７ビットのデータの自乗演算結果を予め格納した
ＲＯＭ３１を用いている。そのため、従来技術の場合に
使用された自乗演算結果格納用ＲＯＭの容量が半分以下
になる。また、加算器を多段に組んでいないので、自乗
の高速演算が可能である。
数の11001011）が入力された場合を説明する。入力デー
タＤｉの上位７ビット（1100101 ）が、ＲＯＭ３１に入
力され、ＲＯＭ３１は、格納された自乗演算結果から、
その上位７ビット（1100101）のデータの自乗演算結果
の１４ビットの値（10011111011001）を選択して出力す
る。この自乗演算結果の１４ビットの値（100111110110
01）は、（１２）式におけるｄ2 に相当する。選択器３
２は、入力データＤｉのＬＳＢの値の１の情報を受け、
（１２）式のｄ×Ｄ0 として７ビットの1100101 を選択
出力する。この選択器３２の出力は、上位７ビットゼロ
詰用の信号の0000000 と共に出力されて１４ビットの信
号となる。加算器３３は、ＲＯＭ３１からの１４ビット
の出力と、上位７ビットゼロ詰めされて１４ビットとさ
れた選択器３２のデータ(00000001100101)とを加算す
る。加算の結果、１４ビットの値（10100000111110）
が、出力手段３４へ出力される。出力手段３４は、最下
位ビットに入力データＤｉのＬＳＢの１、下位２ビット
目を０を追加する。このことにより、（１４）式の右辺
に相当する動作が実行される。その結果、図１の自乗回
路は、１６ビットの値（1010000011111001) 、即ち２０
３の自乗数の４１２０９出力する。以上のように、本実
施例では、８ビットの入力データＤｉの自乗を求めるた
めに、７ビットのデータの自乗演算結果を予め格納した
ＲＯＭ３１を用いている。そのため、従来技術の場合に
使用された自乗演算結果格納用ＲＯＭの容量が半分以下
になる。また、加算器を多段に組んでいないので、自乗
の高速演算が可能である。
【００１３】第２の実施例 図７は、本発明の第２の実施例を示す自乗回路の構成ブ
ロック図である。この自乗回路は、第１の実施例と同様
に、８ビットの自乗演算をする回路であり、８ビットの
入力データＤｉを入力する８個の入力端子ＩＮと、局部
自乗回路３０と、入力データＤｉのＬＳＢの値に応じ
て、その入力データＤｉの上位７ビットのデータ或いは
７ビットの0000000 を選択して出力する第２の選択器４
２を備えている。ここで、局部自乗回路３０は、入力端
子から８ビットの入力データＤｉの内の上位７ビットの
データを入力する接続であり、図１の自乗回路と同様の
構成で、第１の選択器３２と第１の加算器３３と、第１
の出力手段３４を有している。この局部自乗回路３０
は、図１と異なり、６ビットのデータの自乗演算結果を
格納したＲＯＭ３５を有している。局部自乗回路３０
は、７ビットの自乗演算をする回路であり、７ビットの
入力データＤｉを入力する７個の入力端子ＩＮと、６ビ
ットの自乗演算結果が予め格納された局部自乗回路であ
るＲＯＭ３５と、上位６ビットのデータ或いは６ビット
の000000を選択して出力する第１の選択器３２を備えて
いる。ＲＯＭ３５は、入力端子から７ビットの入力デー
タＤｉの内の上位６ビットのデータを入力する接続であ
る。選択器３２は、６ビットの000000と入力データＤｉ
の上位６ビットが入力され、さらに入力データＤｉのＬ
ＳＢが制御信号として入力されている。選択器３２とＲ
ＯＭ３５の出力は、第１の加算器３３に接続されてい
る。ここで、選択器３２の出力は、上位に６ビットゼロ
詰するための信号の000000と共に加算器３３のＢポート
に入力されている。加算器３３の出力は、出力手段３４
を介して出力端子ＯＵＴに接続されている。出力手段３
４には、１ビットの0 の信号及び入力データＤｉのＬＳ
Ｂ信号が接続され、それらのＬＳＢ信号、１ビットの0
の信号及び加算器３３からの出力信号が、この出力手段
３４の最下位の桁から順に配列されて出力端子ＯＵＴへ
１４ビットのデータとして出力される。
ロック図である。この自乗回路は、第１の実施例と同様
に、８ビットの自乗演算をする回路であり、８ビットの
入力データＤｉを入力する８個の入力端子ＩＮと、局部
自乗回路３０と、入力データＤｉのＬＳＢの値に応じ
て、その入力データＤｉの上位７ビットのデータ或いは
７ビットの0000000 を選択して出力する第２の選択器４
２を備えている。ここで、局部自乗回路３０は、入力端
子から８ビットの入力データＤｉの内の上位７ビットの
データを入力する接続であり、図１の自乗回路と同様の
構成で、第１の選択器３２と第１の加算器３３と、第１
の出力手段３４を有している。この局部自乗回路３０
は、図１と異なり、６ビットのデータの自乗演算結果を
格納したＲＯＭ３５を有している。局部自乗回路３０
は、７ビットの自乗演算をする回路であり、７ビットの
入力データＤｉを入力する７個の入力端子ＩＮと、６ビ
ットの自乗演算結果が予め格納された局部自乗回路であ
るＲＯＭ３５と、上位６ビットのデータ或いは６ビット
の000000を選択して出力する第１の選択器３２を備えて
いる。ＲＯＭ３５は、入力端子から７ビットの入力デー
タＤｉの内の上位６ビットのデータを入力する接続であ
る。選択器３２は、６ビットの000000と入力データＤｉ
の上位６ビットが入力され、さらに入力データＤｉのＬ
ＳＢが制御信号として入力されている。選択器３２とＲ
ＯＭ３５の出力は、第１の加算器３３に接続されてい
る。ここで、選択器３２の出力は、上位に６ビットゼロ
詰するための信号の000000と共に加算器３３のＢポート
に入力されている。加算器３３の出力は、出力手段３４
を介して出力端子ＯＵＴに接続されている。出力手段３
４には、１ビットの0 の信号及び入力データＤｉのＬＳ
Ｂ信号が接続され、それらのＬＳＢ信号、１ビットの0
の信号及び加算器３３からの出力信号が、この出力手段
３４の最下位の桁から順に配列されて出力端子ＯＵＴへ
１４ビットのデータとして出力される。
【００１４】選択器４２は、７ビットの0000000 と入力
データＤｉの上位７ビットが入力され、さらに入力デー
タＤｉのＬＳＢが制御信号として入力されている。選択
器４２と局部自乗回路３０の出力は、第２の加算器４３
に接続されている。ここで、選択器４２の出力には、上
位に７ビットゼロ詰するための信号の0000000 と共に加
算器４３のＢポートに入力されている。加算器４３の出
力は、第２の出力手段４４を介して出力端子ＯＵＴに接
続されている。出力手段４４には、１ビットの0 の信号
及び入力データＤｉのＬＳＢ信号が接続され、それらの
ＬＳＢ信号、１ビットの0 の信号及び加算器４３からの
出力信号が、この出力手段の最下位の桁から順に配列さ
れて出力端子ＯＵＴへ１６ビットのデータとして出力さ
れる。
データＤｉの上位７ビットが入力され、さらに入力デー
タＤｉのＬＳＢが制御信号として入力されている。選択
器４２と局部自乗回路３０の出力は、第２の加算器４３
に接続されている。ここで、選択器４２の出力には、上
位に７ビットゼロ詰するための信号の0000000 と共に加
算器４３のＢポートに入力されている。加算器４３の出
力は、第２の出力手段４４を介して出力端子ＯＵＴに接
続されている。出力手段４４には、１ビットの0 の信号
及び入力データＤｉのＬＳＢ信号が接続され、それらの
ＬＳＢ信号、１ビットの0 の信号及び加算器４３からの
出力信号が、この出力手段の最下位の桁から順に配列さ
れて出力端子ＯＵＴへ１６ビットのデータとして出力さ
れる。
【００１５】次に、図７の自乗回路の動作を説明する。
８ビットの入力データのうち、上位７ビットが局部自乗
回路３０に入力され、その上位７ビットの値に対し、局
部自乗回路３０が、第１の実施例と同様の動作で、１４
ビットの自乗演算結果を出力する。第１の実施例の説明
において、 （Ｄ7 ×２6 ＋Ｄ6 ×２5 ＋Ｄ5 ×２4 ＋Ｄ4 ×２3 ＋
Ｄ3 ×２2 ＋Ｄ2 ×２1 ＋Ｄ1 ）をｄとしたが、ｄは、
さらに７ビットの数値とみなせる。そのため、 ｄ2 ＝（（Ｄ7 ×２5 ＋Ｄ6 ×２4 ＋Ｄ5 ×２3 ＋Ｄ4 ×２2 ＋Ｄ3 ×２1 ＋Ｄ2 ）×２＋Ｄ1 ）2 …（１５） ここで、 （Ｄ7 ×２5 ＋Ｄ6 ×２4 ＋Ｄ5 ×２3 ＋Ｄ4 ×２2 ＋
Ｄ3 ×２1 ＋Ｄ2 ）をｅとすると、Ｄ1 が０のときは、 ｄ2 ＝２2 ×ｅ2 …（１６） Ｄ1 が１のとき、 ｄ2 ＝２2 ×ｅ2 ＋２2 ×ｅ＋１＝２2 ×（ｅ2 ＋ｅ）＋１…（１７） となる。
８ビットの入力データのうち、上位７ビットが局部自乗
回路３０に入力され、その上位７ビットの値に対し、局
部自乗回路３０が、第１の実施例と同様の動作で、１４
ビットの自乗演算結果を出力する。第１の実施例の説明
において、 （Ｄ7 ×２6 ＋Ｄ6 ×２5 ＋Ｄ5 ×２4 ＋Ｄ4 ×２3 ＋
Ｄ3 ×２2 ＋Ｄ2 ×２1 ＋Ｄ1 ）をｄとしたが、ｄは、
さらに７ビットの数値とみなせる。そのため、 ｄ2 ＝（（Ｄ7 ×２5 ＋Ｄ6 ×２4 ＋Ｄ5 ×２3 ＋Ｄ4 ×２2 ＋Ｄ3 ×２1 ＋Ｄ2 ）×２＋Ｄ1 ）2 …（１５） ここで、 （Ｄ7 ×２5 ＋Ｄ6 ×２4 ＋Ｄ5 ×２3 ＋Ｄ4 ×２2 ＋
Ｄ3 ×２1 ＋Ｄ2 ）をｅとすると、Ｄ1 が０のときは、 ｄ2 ＝２2 ×ｅ2 …（１６） Ｄ1 が１のとき、 ｄ2 ＝２2 ×ｅ2 ＋２2 ×ｅ＋１＝２2 ×（ｅ2 ＋ｅ）＋１…（１７） となる。
【００１６】このようにして、自乗部分の演算は再帰的
となっており、自乗演算は、１桁少ない自乗演算の結果
から導き出せる。即ち、局部自乗回路３０中のＲＯＭ３
５が、（１６）式または（１７）式におけるｅ2 を出力
し、出力手段３４が、（１６）式または（１７）式を実
行している。局部自乗回路３０の出力と選択器４２の出
力が、加算器３３で加算され、出力手段４４が、第１の
実施例における出力手段３４と同様に動作して１６ビッ
トの自乗演算結果を出力する。加算器４３は、局部自乗
回路３０の１４ビットの出力と、上位７ビットゼロ詰め
されて１４ビットとされた選択器４２の出力データとを
加算する。加算の結果の１４ビットの値が、出力手段４
４へ出力される。出力手段４４は、最下位ビットに入力
データＤｉのＬＳＢの値、下位２ビット目を０を追加す
る。このことにより、（１３）式または（１４）式の右
辺に相当する動作が実行される。その結果、図７の自乗
回路は、１６ビットの自乗演算結果を出力する。以上の
ように、本実施例では、自乗演算が再帰的なことを利用
して、加算手段を２段にしている。そのため、さらに小
さな容量のＲＯＭで、８ビットの自乗演算が実施でき
る。
となっており、自乗演算は、１桁少ない自乗演算の結果
から導き出せる。即ち、局部自乗回路３０中のＲＯＭ３
５が、（１６）式または（１７）式におけるｅ2 を出力
し、出力手段３４が、（１６）式または（１７）式を実
行している。局部自乗回路３０の出力と選択器４２の出
力が、加算器３３で加算され、出力手段４４が、第１の
実施例における出力手段３４と同様に動作して１６ビッ
トの自乗演算結果を出力する。加算器４３は、局部自乗
回路３０の１４ビットの出力と、上位７ビットゼロ詰め
されて１４ビットとされた選択器４２の出力データとを
加算する。加算の結果の１４ビットの値が、出力手段４
４へ出力される。出力手段４４は、最下位ビットに入力
データＤｉのＬＳＢの値、下位２ビット目を０を追加す
る。このことにより、（１３）式または（１４）式の右
辺に相当する動作が実行される。その結果、図７の自乗
回路は、１６ビットの自乗演算結果を出力する。以上の
ように、本実施例では、自乗演算が再帰的なことを利用
して、加算手段を２段にしている。そのため、さらに小
さな容量のＲＯＭで、８ビットの自乗演算が実施でき
る。
【００１７】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１及び第２の実施例は、８ビットの入力デー
タＤｉの自乗演算結果を求めているが、ＲＯＭ３１及び
ＲＯＭ３５の容量を変えて、入力データのビット数を任
意のビット数にする構成としても、第１，第２の実施例
と同様の効果を奏する。 （２） 第２の実施例は、図７の自乗回路中の局部自乗
回路３０を、１ビット少ないデータの自乗を求める自乗
回路で構成している。しかしながら、その自乗回路中の
ＲＯＭ３４をさらに１ビット少ないデータを処理する自
乗回路で構成することができる。同様にして、局部自乗
回路として用いられている自乗回路を順次データ処理ビ
ット数の小さな自乗回路とすることができる。 （３） 第１，第２の実施例で用いたＲＯＭ３１，３５
は、目的に応じてＲＡＭ等のメモリで構成してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１及び第２の実施例は、８ビットの入力デー
タＤｉの自乗演算結果を求めているが、ＲＯＭ３１及び
ＲＯＭ３５の容量を変えて、入力データのビット数を任
意のビット数にする構成としても、第１，第２の実施例
と同様の効果を奏する。 （２） 第２の実施例は、図７の自乗回路中の局部自乗
回路３０を、１ビット少ないデータの自乗を求める自乗
回路で構成している。しかしながら、その自乗回路中の
ＲＯＭ３４をさらに１ビット少ないデータを処理する自
乗回路で構成することができる。同様にして、局部自乗
回路として用いられている自乗回路を順次データ処理ビ
ット数の小さな自乗回路とすることができる。 （３） 第１，第２の実施例で用いたＲＯＭ３１，３５
は、目的に応じてＲＡＭ等のメモリで構成してもよい。
【００１８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、Ｎビットの自乗を求める自乗回路に、Ｎ−１
ビットのデータの自乗演算結果を予め格納したメモリを
備え、加算器で該自乗演算結果を利用して入力データの
自乗を行う。そのため、メモリの容量を小さくすること
ができ、また、加算器を多段に組んで自乗演算をしない
ので、高速演算が可能である。第２の発明によれば、局
部自乗回路をＮビットの自乗を求める自乗回路で構成し
て、Ｎ＋１ビットの入力データに対する自乗を求める構
成であるので、例えば、第２の発明の自乗回路をさらに
局部自乗回路として用いた自乗回路を構成する事もでき
る。そのため、メモリ容量を固定したまま、ビット数の
大きな入力データの自乗を求める自乗回路を構成でき
る。即ち、自乗回路の演算速度或いはハード規模に対し
て自由度を与える。
によれば、Ｎビットの自乗を求める自乗回路に、Ｎ−１
ビットのデータの自乗演算結果を予め格納したメモリを
備え、加算器で該自乗演算結果を利用して入力データの
自乗を行う。そのため、メモリの容量を小さくすること
ができ、また、加算器を多段に組んで自乗演算をしない
ので、高速演算が可能である。第２の発明によれば、局
部自乗回路をＮビットの自乗を求める自乗回路で構成し
て、Ｎ＋１ビットの入力データに対する自乗を求める構
成であるので、例えば、第２の発明の自乗回路をさらに
局部自乗回路として用いた自乗回路を構成する事もでき
る。そのため、メモリ容量を固定したまま、ビット数の
大きな入力データの自乗を求める自乗回路を構成でき
る。即ち、自乗回路の演算速度或いはハード規模に対し
て自由度を与える。
【図１】本発明の第１の実施例の自乗回路の構成ブロッ
ク図である。
ク図である。
【図２】ＲＯＭ乗算方式の自乗回路の構成ブロック図で
ある。
ある。
【図３】図２中のＲＯＭテーブル表を示す図である。
【図４】加算器を用いた自乗回路のアルゴリズム示す図
である。
である。
【図５】図４を実施する加算器の構成ブロック図であ
る。
る。
【図６】図５中のＣＡＦを示す構成ブロック図である。
【図７】本発明の第２の実施例の自乗回路を示す構成ブ
ロック図である。
ロック図である。
３０ 局部自乗回路 ３１、３５ 局部自乗回路（ＲＯＭ） ３２，４２ 選択器 ３３，４３ 加算器 ３４，４４ 出力手段
Claims (2)
- 【請求項１】 Ｎ−１（但し、Ｎは正の整数）ビットの
データの自乗演算結果が予め格納されたメモリで構成さ
れ、Ｎビットの入力データのうちの上位Ｎ−１ビットの
データをアドレス信号として該メモリ内の自乗演算結果
を出力する局部自乗回路と、 前記入力データの最下位ビットの値に応じて該入力デー
タの上位Ｎ−１ビットのデータまたはゼロを選択する選
択器と、 前記局部自乗回路及び選択器の出力データを加算する加
算器と、 最下位ビットの値を前記入力データの最下位ビットの値
とし、下位２ビット目をゼロ、下位３ビット目以上を前
記加算器の加算結果としたデータを出力する出力手段と
を、 備えたことを特徴とする自乗回路。 - 【請求項２】 請求項１記載の自乗回路で構成された局
部自乗回路と、 Ｎ＋１ビットの入力データの最下位ビットの値に応じて
該入力データの上位Ｎビットのデータまたはゼロを選択
する選択器と、 前記局部自乗回路及び選択器の出力データを加算する加
算器と、 最下位ビットの値を前記入力データの最下位ビットの値
とし、下位２ビット目をゼロ、下位３ビット目以上を前
記加算器の加算結果としたデータを出力する出力手段と
を、 備えたことを特徴とする自乗回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17075693A JPH0728627A (ja) | 1993-07-12 | 1993-07-12 | 自乗回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17075693A JPH0728627A (ja) | 1993-07-12 | 1993-07-12 | 自乗回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728627A true JPH0728627A (ja) | 1995-01-31 |
Family
ID=15910806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17075693A Withdrawn JPH0728627A (ja) | 1993-07-12 | 1993-07-12 | 自乗回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728627A (ja) |
-
1993
- 1993-07-12 JP JP17075693A patent/JPH0728627A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |