CN110635809A

CN110635809A - 一种基于公式语言的并行极化码bp译码器的设计方法

Info

Publication number: CN110635809A
Application number: CN201910885849.4A
Authority: CN
Inventors: 张川; 吉超; 尤肖虎
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2019-09-19
Filing date: 2019-09-19
Publication date: 2019-12-31
Anticipated expiration: 2039-09-19
Also published as: CN110635809B

Abstract

本发明公开了一种基于公式语言的并行极化码BP译码器的设计方法，包括如下步骤：根据极化码BP译码算法因子图的结构特性推导出通用的设计公式F(N,M)，N，M分别表示极化码BP译码器的码长和并行度，所述设计公式为根据硬件模块映射得到的公式符号的级联；对设计公式F(N,M)中的所有硬件模块符号进行功能解释，并给出结构实现；给出确定设计公式F(N,M)的算法，保证F(N,M)唯一对应于确定的码长和并行度；描述Python设计平台的处理过程，将F(N,M)映射为可综合的硬件RTL描述；将硬件RTL描述进行EDA工具的仿真验证，得到并行极化码BP译码器的性能参数。本发明能够适用于码长和并行度任意变化的情况，提高开发效率和设计的灵活性，根据设计者的需求进行参数化的配置。

Description

一种基于公式语言的并行极化码BP译码器的设计方法

技术领域

本发明涉及信道编码技术领域，尤其是一种基于公式语言的并行极化码BP译码器的设计方法。

背景技术

极化码作为目前唯一被严格证明在二进制离散无记忆信道中可达香农极限的新型编码方法，近些年吸引了大量来自工业界和学术界的关注。为了增强极化码在真实场景的实用性，在保证良好的纠错性能的前提下，我们需要提高当前的极化码译码器设计，体现在更低的硬件复杂度及功耗，更高的运行频率及吞吐量。

和极化码SC译码器相比，极化码BP译码器有着天然的并行优势，这一特性有利于在设计中实现更高的吞吐量。近些年在极化码领域涌现了许多专注于BP算法优化和硬件设计的文章，但这些工作并没有涉及一个通用的极化码BP译码器实现结构。现有文献给出了一种参数化的DFT处理器设计方法，能够适用于DFT维度变化的情况。由于DFT处理器和BP译码器实现结构之间存在相似性，这意味着我们能够设计一种通用的极化码BP译码器。在实际开发环境下，设计者通常希望寻找已有模块的ASIC或者FPGA库实现。因为这些库实现通常都实现了在约束条件下的最优性能，而且能够提高项目开发的效率。因此设计一个参数化的极化码BP译码器能够解决重复实现的问题，方便设计者直接进行调用，而且能够在众多实现中进行比较和权衡，从而达到性能和资源博弈的平衡点。

发明内容

本发明所要解决的技术问题在于，提供一种基于公式语言的并行极化码BP译码器的设计方法，通过研究BP译码因子图的结构，推导出任意码长和并行度下的极化码BP译码器设计公式，并给出对应的硬件实现。

为解决上述技术问题，本发明提供一种基于公式语言的并行极化码BP译码器的设计方法，包括如下步骤：

(1)根据极化码BP译码算法因子图的结构特性推导出通用的设计公式F(N,M)，N，M分别表示极化码BP译码器的码长和并行度，所述设计公式为根据硬件模块映射得到的公式符号的级联；

(2)对设计公式F(N,M)中的所有硬件模块符号进行功能解释，并给出结构实现；

(3)给出确定设计公式F(N,M)的算法，保证F(N,M)唯一对应于确定的码长和并行度；

(4)描述Python设计平台的处理过程，将F(N,M)映射为可综合的硬件RTL描述；

(5)将硬件RTL描述进行EDA工具的仿真验证，得到并行极化码BP译码器的性能参数。

优选的，步骤(1)中，设计公式

其中n＝log₂N，

表示up₀～up₁端口与前级模块相关联，

表示down₀～down₁端口与前级模块相关联，F_forward(N,M)表示前向过程的设计公式，F_backward(N,M)表示后向过程的设计公式，P_M表示数据重排操作，

表示P_M的逆向操作，

表示

或者P_M，表示

或者

优选的，步骤(3)中，确定设计公式F(N,M)的算法具体为：

(31)输入码长N和并行度M，令下标i＝0，进行步骤(32)；

(32)若i＜log₂ N-2，进行步骤(33)，否则进行步骤(34)；

(33)如果N≥2ⁱ⁺¹M，则令

否则令

同时令i＝i+1，跳转至步骤(32)；

(34)输出

和

本发明的有益效果为：本发明给出了参数化的并行极化码BP译码器设计方法，不再局限于特定的码长和并行度，能够适用于码长和并行度任意变化的情况，提高开发效率和设计的灵活性；在保证纠错性能的同时，使得极化码BP译码器的硬件设计具有更高的灵活性，可以根据设计者的需求进行参数化的配置。

附图说明

图1为8bit极化码BP译码的因子图。

图2为BP译码中的基本计算单元(BCB)的硬件结构示意图。

图3(a)为本发明前向过程的描述示意图。

图3(b)为本发明后向过程的描述示意图。

图4为本发明整个设计的框架示意图。

图5(a)为本发明设计公式中出现的硬件符号描述图。

图5(b)为本发明设计公式中出现的硬件符号描述图。

图5(c)为本发明设计公式中出现的硬件符号描述图。

图5(d)为本发明设计公式中出现的硬件符号描述图。

图5(e)为本发明设计公式中出现的硬件符号描述图。

图5(f)为本发明设计公式中出现的硬件符号描述图。

图6为本发明参数化的极化码BP译码器硬件设计结构示意图。

图7为本发明(1024,512)极化码BP译码器硬件设计的BER性能示意图。

图8为本发明ASIC综合结果比较示意图。

具体实施方式

如图4所示，一种基于公式语言的并行极化码BP译码器的设计方法，包括如下步骤：

图1是归一化的N＝8比特极化码BP译码因子图结构，其中共有n＝log₂ N＝3个阶段和N*(n+1)＝32个节点。每个节点用两个参数(i,j)表示，其中i表示第i级，j表示第j层，1≤i≤n+1，0≤j≤N-1。同时每个节点表示两种消息：从左向右传播的消息(用R_i,j表示)和从右向左传播的消息(用L_i,j表示)，均用对数似然比(LLR)表示。每一个阶段包含N/2个基本运算单元(BCB)，图2为BCB的硬件结构图，其中BCB的基本功能由下式实现：

其中t表示当前迭代次数，g(x,y)＝sign(x)*sign(y)*min(x|,|y)。

极化码BP译码算法需要双向迭代更新消息，即从左向右和从右向左分别更新消息，当达到最大迭代次数或者满足早期停止策略时退出迭代。首先定义两个新的概念：前向过程，后向过程，其中前向过程和后向过程分别意味着从左向右和从右向左传播消息。前向过程开始于第2层，途经阶段2～(n-1)，结束于第n层。后向过程开始于第n层，途经阶段(n-1)～2，结束于第2层。分析图1的结构，发现前向过程和后向过程具有很高的相似性，两个过程都需要使用对方提供的反馈数据进行消息更新，后向过程可以理解为前向过程的逆向版本。图3(a)和图3(b)给出了两个过程的示意图，其中R₂和L₂，R_n和L_n分别表示第2层和第n层的两种消息，两个过程的Perm模块为互逆的操作。

一种DFT的从公式到硬件的设计方法，所得到的任意维度的DFT设计公式为：

其中n表示输入输出向量的维度，m表示折叠因子。

由于DFT处理器和极化码BP译码器存在结构的相似性，可以得到类似的BP译码器设计公式：

其中N和M分别表示码长和并行度。该公式可理解为模块P和

的任意组合，P表示数据重排模块，A随码长和并行度改变而改变。

图5(a)表示两个模块水平层面上的级联，即模块A的输出接入模块B的输入。图5(b)同样表示BCB模块，在前向过程(或者后向过程)中，up₀～up₁和out₀～out₁表示R(或者L)消息，down₀～down₁表示L(或者R)消息。不同于图2的BCB结构，简化了图5(b)中的BCB模块，使之易于公式表示。图5(c)表示垂直层面上的k个并行的A模块，输入向量被分为k个组，每一组输入送入模块A得到输出。由于本发明的并行度为M，因此垂直层面上的模块并行数为M/2，可以理解为

图5(d)表示M/2个并行的BCB模块，即

引入了两种

和

其中表示up₀～up₁端口与前级模块相关联，

表示down₀～down₁端口与前级模块相关联。图5(e)表示交叉选择模块，它由两个多路选择器(MUX)和k个延时寄存器构成，其中k个延时寄存器均匀分布在左下方和右上方。考虑到本发明的并行度是可变参数，需要使用该模块去保证正确的时序。在本发明中，

表示M/2个并行的S_k模块。图5(f)表示数据重排模块，它的功能为实现输入数据的重排操作，类似于图3(a)和图3(b)中的Perm。在本发明中，对于给定的并行度M，满足

另外只有两种重排模块：P_M和

其中P_M和分别位于前向过程和反向过程中，

是P_M的逆向操作。P_k的具体实施步骤如下：

1、输入维度为k的向量

令向量下标i＝0，进行步骤2；

2、若

进行步骤3，否则进行步骤4；

3、进行赋值操作：y_i＝x_i/2，y_i+1＝x_(i+k)/2，同时令i＝i+2，跳转至步骤2；

4、输出维度为k的向量

确定了设计公式中硬件符号的表示，在分析极化码BP译码因子图结构的基础上，得到了前向过程的设计公式：

其中n＝log₂N，

可以为

或者P_k，

的具体确定步骤如下：

1、输入码长N和并行度M，令下标i＝0，进行步骤2；

2、若i＜log₂ N-2，进行步骤3，否则进行步骤4；

3、如果N≥2ⁱ⁺¹M，则令

否则令

同时令i＝i+1，跳转至步骤2；

4、输出

在确定了前向过程的设计公式F_forward(N,M)之后，容易得到后向过程的设计公式：

其中n＝log₂ N，

可以为

或者的具体确定步骤如下：

1、输入码长N和并行度M，令下标i＝0，进行步骤2；

2、若i＜log₂ N-2，进行步骤3，否则进行步骤4；

3、如果N≥2ⁱ⁺¹M，则令

否则令同时令i＝i+1，跳转至步骤2；

4、输出

因此整个极化码BP译码器的设计公式为：

根据设计公式可以得到通用的硬件设计结构，如图6所示，它的输入为初始LLR消息，输出为译码数据。该结构所包含的模块依次为：两个多路选择器(MUX)，一个多路分配器(DEMUX)，BCB计算模块，延时模块，A₁～A_num模块，LLR存储模块，早停模块，早停存储模块，译码判决模块，控制模块。对于MUX1，它的输入来自于输入LLR，LLR存储模块和MUX2，它的输出被送往BCB计算模块。对于BCB计算模块，它的BCB并行数为M/2，输出被送往延时模块。对于延时模块，它负责存储每个阶段的N个消息，包括N/M个分组，每个分组用来存储当前阶段并行度为M的消息，输出被送往DEMUX。对于DEMUX，它包括num个输出，它的输出依次被送往A₁～A_num模块。对于MUX2，它包括num个输入，分别接收来自A₁～A_num模块的输出。A₁～A_num模块分别表示

P_M和

其中num表示不同模块的总数，它的确定公式为：

同时A₁～A_num模块的确定规则如下：

对于LLR存储模块，它负责存储log₂ N-1个阶段的消息，考虑每个消息的表示位宽为width，则该模块的存储大小#_mem为：

对于早停模块，考虑如下早停策略：

1、考虑当前迭代下后向过程最后一个阶段的输出LLR为基准值，用llr₁表示；

2、进行新的迭代过程，同样得到后向过程最后一个阶段的输出LLR，用llr₂表示；

3、如果llr₁的符号与llr₂的符号保持一致，则停止迭代。否则进行新的迭代过程，重复相同的比较操作，直到达到最大迭代次数，其中早停存储模块负责存储llr₁。对于译码判决模块，它负责处理最后阶段的LLR消息，从而得到二进制译码数据。整个硬件设计的时序由控制模块负责.

确定了设计公式和硬件设计结构，需要使用Python平台来完成它们之间的映射转换。在Python平台中我们实现了参数化极化码BP译码器设计的应用程序接口(API)，用BP_(N,M)表示。该API以码长和并行度作为可调参数。当我们给定码长和并行度，通过调用该API，能够生成可综合的硬件RTL描述。在模块化的基础上通过改变码长和并行度可以确定一系列的BP译码器实现，满足设计者的不同需求。

对于BP译码器API的具体实现，分为以下步骤：

1、考虑F(N,M)中出现的所有模块，包括

P_M和

对于这4种模块，分别实现相应的Verilog HDL代码生成器，集成到BP{N,M}中；

2、实现MUX，DEMUX，延时模块，LLR存储模块，早停模块，早停存储模块和译码判决模块的功能，集成到BP{N,M}中；

3、实现控制模块的功能，保证整体设计时序的正确性，集成到BP{N,M}中。

对于BP{N,M}，给定N和M，能得到对应设计的Verilog HDL代码，该实现能准确表示码长为N，并行度为M的极化码BP译码器。

最后给出ASIC综合结果和进行仿真验证，考虑(1024，512)的极化码，信道为AWGN，调制机制为BPSK，BP译码最大迭代次数为15。为了验证硬件设计的纠错性能，需要量化LLR消息。采用1S-aI-bF的量化策略，其中1S表示1个符号位，aI表示a个整数位，bF表示b个小数位。根据这一设置，设定硬件设计的码长为1024，为了确定硬件设计的量化策略，考虑不同量化机制，和传统的BP译码算法进行对比，得到的BER性能图如图7所示。根据图7的仿真结果，发现1S-4I-1F的6比特量化策略能够实现比较好的纠错性能。在保证纠错性能的前提下，本发明里采用了1S-4I-1F的6比特量化策略。

设定码长N＝1024，调整并行度M的范围，使得2≤M≤1024且M为偶数。在ASIC中使用TSMC CMOS 65nm工艺库进行综合，得到的硬件参数如图8所示。由图8可知不同的并行度的译码器有着不同的性能参数，可以根据实际需要和约束条件进行选择。