JPH0436830A

JPH0436830A - 自然数の剰余数変換装置

Info

Publication number: JPH0436830A
Application number: JP14272290A
Authority: JP
Inventors: Masaru Shiraishi; 勝白石
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-05-31
Filing date: 1990-05-31
Publication date: 1992-02-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｕ産業上の利用分野コ乙の発明は、２進表現された自然数データを、ある定数
で割ったときの余りを求める自然数の剰余数変換装置に
関する。

［従来の技術］ ’ｂＹ＝来、除数が定まフている自然数の剰余数変換装
置は、予め計算結果を格納したメモリを使用し、人力を
７トレスとして使用することにより所望の剰余数を得る
か、または、２進表現された人力の各桁ｔこ対して剰余
数を求め、これらにある重みを付けて加算した後、メモ
リを使用して剰余数に変換していた。

第６図は、後者の方式で剰余数を求める装置の一例を示
すものである。

６１は２進表現した人力データＸを５ヒツト以下の桁に
振り分けるマルチプレクサ、６２（ま５ヒツトのアダー
　６３はアキュムレータで、アダー６２とアキュムレ−
タ６３を合わせて累積加算器となる。

６４は最大１２Ｇの数；ご対応する剰余数を出力するＲ
ＯＭ剰余変換器である。

この第６図例の詳細（、ｉ、特開昭５９−３６８５４号
公報）に記載されている。

［発明が解決し・ようとする課題］上述の従来の剰余数変換装置において、前者の方式では
、膨大な容量のメモリが必要となる。

後者の方式では、回路規模を小さくするために繰り返し
操作により各桁に対する剰余数を求めるため、演算時間
か非常に長くなる。

なお、後者の方式で演算時間を短くするためには、各相
に対する剰余数を同時に求める必要かあるが、この場合
は桁数と同数の剰余数変換用マルチプレクサと、これら
を加える加算回路が必要となり、回路規模が大きくなる
。

そこで、この発明では、回路規模が小さく、メモリが不
要であり、ざらに演算時間か短い自然数の剰余数変換装
置を提供するものである。

［課題を解決するための手段］この発明は、２進表現された自然数データＸを定数Ｋで
割ったときの余りを求める剰余数変換装置であって、定
数■（の逆数１／■（を２進小数て表現し・た際に、　
「（）」となる桁に対応するデータＸの桁の和ＳＯと、
　「１」となる桁に対応するデータＸの桁の和Ｓ１を求
める加算回路と、この加算回路で求められる和ＳＯおよ
び和Ｓ１をデコーＩ・するデコーダと、このデコーダよ
り出力されるデコード結果から所望の剰余数を出力する
エンコータとからなるものである。

［作　用コ上述構成においては、加算器′＃１１０．１１、デコー
ダ１２．１３およびエンコータ１４で構成されるので、
回路規模が小さく、またメモリも不要となる。

また、繰り返し操作による演算は行なわれないので、剰
余数が出力されるまでの演算時間は短くなる。

［実　施　例］以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。本例は、ｍｏｄｕｌｏ３、つまり２進表
現された自然数データを定数３で割ったときの余りを求
めるようにしたものである。

同図において、入力データＸは語長１０ピットの２進表
現の自然数データである。

Ｘ　＝　［Ｘ９　Ｘ８　Ｘ７　ＸＯＸ５　Ｘ４　Ｘ３　
Ｘ２　ＸＩ　ＸＯ］データＸは加算回路１０および１１
に供給される。加算回路１０では、定数３の逆数′Ｃあ
る１／３を２進小数で表現した際に、　「０」となる桁
に対応するデータＸの桁の和ＳＯが算出される。加算回
路１１ては、１／３を２進小数で表現した際に、　「１
」となる桁に対応するデータＸの桁の和Ｓ１が算出され
る。

ここで、１／３を２進小数で表現すると、０゜０１０１
０１０・・・となり、以下「１０」を繰り返す。そこで
、小数点以下の各桁を、データＸのＬＳＢより順に対応
させると、以下のようになる。

Ｘ９　　Ｘ８　　　Ｘ７　　ＸＯＸ５　　Ｘ４　　　Ｘ
３　　Ｘ２　　ＸＩ　　　Ｘ０したがって、加算回路１
０ては、加算器１０１〜１０３でもって、Ｓ　Ｏ＝　Ｘ８＋　Ｘ６＋　Ｘ４＋　Ｘ２＋　ＸＯの演
算が行なわれる。

また、加算回路１１では、加算器１１１〜１１３てもっ
て、Ｓ　１　＝　Ｘ９＋　Ｘ７＋　Ｘ５＋　Ｘ３＋ＸＩの演
算が行なわれる。

例えば、データＸが２０．２進数でｃｏｏｏ。

０１、０１００コのときは、５Ｏ＝２．５１＝０となる
。データＸの語長が１０ビットであるから、５Ｏ１Ｓ１
はともに０〜５の範囲である。

また、加算回路１０および１１で算出される和ＳＯおよ
びＳｌは、それぞれデコーダ１２および１３に供給され
る。デコーダ１２、１３では、和５Ｏ１Ｓ１が、それぞ
れ、　（０または３）、　（１または４）、　（２また
は５）の：３種類に分類される。各々の種類に対応して
出力端子Ｔｌ〜Ｔ　３が設けられる。そして、各々の種
類に適合ずれは対応する出力端子にｒ　１．　Ｊが出力
され、不適合であれば対応する出力端子に「０」が出力
される。

例えは、上述したようにＸ＝２０では、５Ｏ＝２．５１
＝０である。そのため、デコーダ１２の出力端子Ｔ３に
は「１」か出力され、その池の出力端子には「０」か出
力される。また、デコーダ」３の出力端子ＴＩにはｒｌ
Ｊが出力され、その他の出力端子には「０」が出力され
る。

デコーダ１２の出力端子Ｔ１、Ｔ２およびＴ３に得られ
る信号は、それぞれエンコーダ１４を構成するアント回
路（１４１，１４５）、　（１４３，１４、４）および
（１４２、１４６）に供給される。

；１：た、デコーダ１３の出力端子′■゛１、′ｒ２お
よＵＴ３に得られる信号は、それぞれエンコーダ１４を
構成するアント回路（１４３，１４６）、　（１４２，
１４５）および（１４１，１４４）に供給される。

アント回路１４１〜１４．３の出力信号はオア回路１４
７に供給され、アンド回路１４４〜１４６の出力信号は
オア回路１４．８に供給される。そして、オア回路１４
７および１４８より剰余数Ｍ○Ｄ（Ｘ、３）が２進表現
で出力される。

剰余数ＭＯＤ　（Ｘ、３）はデータＸを３で割ったとき
の余りであるから、０〜２の範囲となり、２ヒツトの２
進数て充分である。つまり、Ｍ　ＯＤ（Ｘ、３）＝Ｍ＝
　［旧ＭＯ］であり、１１０は最下位ヒツトである。

第２図は、ＭＯＤ（Ｘ、３）のチーフルである。

１１目よ、第２図で２となる５Ｏ１Ｓ１の組合ぜをアン
ト回路およびオア回路で検出した出力となり、１１０は
、第２図で】となるＳｏＳ　Ｓｌの糾合ぜを同様にアン
ト回路およびオア回路で検出した出力となる。

例えは、」二連したようにＸ＝２０では、５Ｏ＝２．５
１＝０である。そのため、Ｍ＝［旧１１０コ＝［１０］
＝２となる。これは、所望の値であるＸ＝２０を３で割
ったときの剰余数ＭＯＤ（Ｘ。

３）＝２と一致する。

このように本例によれは、データＸを３で割ったときの
剰余数ＭＯＤ（Ｘ、３）が正確に求められる。

第３図は、入力データＸと各信号の関係を示したもので
ある。語長１０ピツトて２進表現されるデータＸがどの
ような値であっても、所望の剰余数ＭＯＤ（Ｘ、３）が
求められることが解る。

このように本例によれは、加算回路１０．１１、デコー
ダＩ２、１３およびエンコータ１４て構成されるので、
従来のものに比へて回路規模が小さく、また大容量のメ
モリも不要となる。また、繰り返し操作による演算は行
なわれないので、剰余数ＭＯＤ（Ｘ、３）が出力される
までの演算時間も短かくなる。

第１図例では、入力データＸの語長か１０ピットである
ものを示したが、さらに長くなる場合について説明する
。

例えば、１０ヒツトから１６ヒツトになった場合には、
第１図例において、加算回路１０および１１は５人力か
ら８人力に増える。和Ｓｏ、Ｓｌが０〜８の範囲となる
ため、デコーダ１２および。

１３では、　（０または３または６）、　（１または４
または７）、　（２または５または８）の３種類に分類
される。エンコーダ１４はまったく同一の回路が使用さ
れる。

このように入力データＸの語長が増えても、加算回路や
デコーダの桁数が若干増加するたけで、第１図例と同様
に構成することができる。

次に、第４図を参照しながら、この発明の一実施例につ
いて説明する。本例は、ｍｏｄｕｌｏ？、つまり２進表
現された自然数データを定数７で割ったときの余りを求
めるようにしたものである。

同図において、入力データＸは語長ＩＯヒツトの２進表
現の自然数データである。

Ｘ　　＝　　［Ｘ９　　Ｘ８　　Ｘ７　　Ｘ［３Ｘ５　
　Ｘ４　　Ｘ３　　Ｘ２　　ＸＩ　　ＸＯコデータＸは
加算回路２０および２１に供給される。加算回路２０て
は、定数７の逆数である１／７を２進小数で表現した際
に、　「０」となる桁に対応するデータＸの桁の和ＳＯ
が算出される。加算回路２１ては、１／７を２進小数で
表現した際に、　「１」となる桁に対応するデータＸの
桁の和Ｓ１が算出される。

ここで、１／７を２進小数で表現すると、０゜ｏ　ｏ　
］、　ｏ　ｏ　ｉ　ｏ　ｏ・・・となり、以下ｒｉｏＯ
Ｊを繰り返す。そこで、小数点以下の各桁を、データＸ
のＬＳＢより順に対応させると、以下のようになる。

Ｘ９　　Ｘ８　　Ｘ７　　Ｘ６　　Ｘ５　　Ｘ４．　　
Ｘ３　　Ｘ２　　ＸＩ　　ＸＯｏ　　１　０　０　１　
０　０　１　０　０したがって、加算回路２０てζｄ、
加算器２０１〜２０３、乗算器２０４てもって、ＳＯ二（Ｘ７＋Ｘ４＋ＸＩ）　＊　２＋（Ｘ９＋　Ｘ６＋　Ｘ３＋ＸＯ）の演算が行なわれる。　「０」が連続する際の１１個目
の部分では、２　ｆｎ−１°を重みにし・で加算される
。

また、加算回路２１ては、加算器２１１てもりて、Ｓ　１　＝　Ｘ８＋Ｘ５＋　Ｘ２の演算が行なわれろ。

例えは、データＸか２０．２進数て［：０ＯＯＯ０１０
１００コのときは、５Ｏ−２，５１＝１となる。データ
Ｘの詔長か１０ヒツトであるから、ＳＯはＯ〜１０の範
囲であり、Ｓ１ｉ、ｔＯ〜３の範囲である。

加算回路２０で算出される和ＳＯはデコーダ２２に供給
され、　（０または７）、　（１または８）、（２また
は９）、　（３または１０）、　（４）、　（５）、　
（６）の７種類に分類される。デコーダ２２には、各々
の種類に対応して出力端子Ｔ１〜Ｔ７か設げられる。そ
して、各々の種類に適合ずれ（Ｊ対応する出力端子にｒ
ｌＪが出力され、不適合であれば対応する出力端子ζこ
「０」が出力される。

また、加算回路２１で算出された和Ｓ１はデコーダ２３
に供給され、　（０）、　（１）、　（２）、（３）の
４種類に分類される。デコーダ２３！こは、各々の種類
に対応して出力端子Ｔ１〜′１゛４が設げられる。そし
て、各々の種類に適合すれは対応する出力端子に「１」
か出力され、不適合であれ（よ対応する出力端子に「０
」が出力される。

例えは、上述したようにＸ−２０では、５Ｏ−２，５１
＝１である。そのため、デコーダ２２０〕出力端子Ｔ３
には「１」が出力され、その仙の出力端子には「０」が
出力される。また、デコーダ２３の出力端子Ｔ２には「
１」か出力され、その他の出力端子ここは「０」が出力
される。

デコーダ２２の出力端子ＴＩ、Ｔ２、Ｔ３．１゛４、Ｔ
５、Ｔ　６およびＴ７ζこ得られる１言冒は、それぞれ
エンコーダ２４を構成するオア回路（２４１，２４２，
２４９，２５１）、　（２４３，２４４，２４５，２４
，６，２４９，２５１）、　（２４２，２４６，２４７
，２４８，２５１）、　（２４１，２４４，２４８，２
５０）、　（２４２，２４３，２４−５，２５０，２５
２）、　（２，〆１１．２４４．２４５．２４６．２４
１７．２５０．２５２）および（２４３，２／］　７．
２４８．２４９．２５２）に供給される。

また、デコーダ２３の出力端子Ｔ１、Ｔ２、Ｔ３およＵ
”　ｒ４に得られる信号は、それぞれエンコーダ２４を
構成するアント回路（２６、’ｌ、２６８．２７２）、
　（２６３，２６７，２７Ｉ）、　（２６２，２６Ｇ、
２７０）および（２６１，２６５，２６９）に供給され
ろ。

また、オア回路２４１〜２５２の出力信号は、それぞれ
アン１８回路２６１〜２７２に供給される。

アント回路２６１〜２６１．２６５〜２６８およＵ２６
９〜２７２の出力信号は、それぞれオア回路２８１．２
８２および２８３に１」（給される。そして、オア回路
２８１〜２８３より剰余数ＭＯＤ（Ｘ、７）が２進表現
で出力される。

剰余数ＭＯＤ（Ｘ、７）はデータＸを７で割ったときの
余りであるから、（）〜６の範囲どなり、３ピットの２
進数て充分である。つまり、ＭＯＤ（Ｘ、７）＝Ｍ＝　
［Ｍ２旧１１０］てあり、ｊ・１０は最ド位ヒツトであ
る。

第５図は、ＭＯＤ（Ｘ、７）のデーフルである。

例えは、　１−述したようζこＸ＝２０ては、Ｓ　Ｏ〜
２．５１＝１である。そのため、Ｍ＝［ｌ＝＋２旧ト１
０］＝［１１０］＝６となる。これは、所望の値である
Ｘ＝２０を７で割ったときの剰余数Ｍ　ＯＤ　（Ｘ、？
）＝６と一致する。

このように本例によれは、データＸを７で割ったときの
剰余数ＭＯＤ（Ｘ、？）か正確に求められる。

このように本例によれは、加算回路２０．２Ｉ、デコー
ダ２２．２３およびエンコータ２４で構成されると共に
、繰り返し操作による演算は行なわノ１ないので、第１
図例と同様の作用効果を得ることができる。

なお、第４図例においても、第１図例に関連して説明し
たと同様に、語長が増えても加算回路２０．２】、デコ
ーダ２２．２３の桁数が若干増えるたけて、容易に構成
することができる。

また、」二連実施例においては、データＸを３または７
て割ったときの剰余数ＭＯＤ（Ｘ、３）またはＭＯＤ　
（Ｘ、７）を求めるものを示したが、−船釣にデータＸ
を定数Ｉくて割ったときの剰余数ＭＯＤ（Ｘ、Ｋ）を求
める剰余数変換装置も同様に構成でき、同様の作用効果
が得られることは勿論である。

［発明の効果］以上説明したように、この発明によれは、加算回路、デ
コーダおよびエンコーダで構成されるので、回路規模が
小さく、またメモリも子要となる。

また、繰り返し操作による演算は行なわれないので、剰
余数が出力されるまでの演算時間は短くなる。したかっ
て、ディジタルフィルタ等で使用される係数器において
、小数点以下を四捨五入する補正回路手段に適用して好
適なものとなる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図はＭ
ＯＤ（Ｘ、３）のテーブルを示す図、第３図は人力デー
タＸと各信号の関係を示す図、第４図はこの発明の曲の
実施例を示す構成図、第５図はＭＯＤ　（Ｘ、？）のテ
ーブルを示す図、第６図は自然数の剰余数変換装置の一
例の構成し１である。１０．１１，２０．２１・・・加算回路１２．１３，２
２．２３・・・デコーダ１４．２４・・・エンコーダ

Claims

【特許請求の範囲】

（１）２進表現された自然数データＸを定数Ｋで割った
ときの余りを求める剰余数変換装置において、上記定数Ｋの逆数１／Ｋを２進小数で表現した際に、「
０」となる桁に対応する上記データＸの桁の和Ｓ０と、
「１」となる桁に対応する上記データＸの桁の和Ｓ１を
求める加算回路と、上記加算回路で求められる和Ｓ０および和Ｓ１をデコー
ドするデコーダと、上記デコーダより出力されるデコード結果から所望の剰
余数を出力するエンコーダとからなる自然数の剰余数変
換装置。