JPH0448824A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH0448824A JPH0448824A JP2158208A JP15820890A JPH0448824A JP H0448824 A JPH0448824 A JP H0448824A JP 2158208 A JP2158208 A JP 2158208A JP 15820890 A JP15820890 A JP 15820890A JP H0448824 A JPH0448824 A JP H0448824A
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- 238000006243 chemical reaction Methods 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 24
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
ＰＬＬ回路に関し、
温度変化、電源電圧の変化があっても、電圧制御発振器
（以下ｖＣＯと称す）の出力クロックの位相は入力デー
タに同期した侭を保つＰＬＬ回路の提供を目的とし、 位相比較器（以下ＰＣと称す）を、ロジック回路と、ス
ルー又はオーブンとなるアナログスイッチ（以下Ａｓと
称す）で構成し、 該ロジック回路としては、入力データの変化点と、これ
の次の、該入力データの変化点の変化方向と同方向に変
化するＶＣＯの出力クロックの変化点間は該入力データ
の立ち上がり時に該クロックがＨレベルであれば、クロ
ック波形をその侭ＩＡｓに出力し、該クロックがＬレベ
ルであればクロック波形の反転波形を該Ａｓに出力し、
且つ上記入力データの変化点の次の、該入力データの変
化点の変化方向と逆方向に変化する該■ＣＯの出力クロ
ックの変化点間は該ＡＳをスルーにする制御信号を出力
するものとし、 該ＡＳがスルーの間に入力する信号をローパスフィルタ
（以下ＬＰＦと称す）を介して該■ＣＯに入力し、該■
ＣＯの出力クロックの位相を、該ＡＳがスルーとなる時
間がなくなった点で安定するように構成する。
（以下ｖＣＯと称す）の出力クロックの位相は入力デー
タに同期した侭を保つＰＬＬ回路の提供を目的とし、 位相比較器（以下ＰＣと称す）を、ロジック回路と、ス
ルー又はオーブンとなるアナログスイッチ（以下Ａｓと
称す）で構成し、 該ロジック回路としては、入力データの変化点と、これ
の次の、該入力データの変化点の変化方向と同方向に変
化するＶＣＯの出力クロックの変化点間は該入力データ
の立ち上がり時に該クロックがＨレベルであれば、クロ
ック波形をその侭ＩＡｓに出力し、該クロックがＬレベ
ルであればクロック波形の反転波形を該Ａｓに出力し、
且つ上記入力データの変化点の次の、該入力データの変
化点の変化方向と逆方向に変化する該■ＣＯの出力クロ
ックの変化点間は該ＡＳをスルーにする制御信号を出力
するものとし、 該ＡＳがスルーの間に入力する信号をローパスフィルタ
（以下ＬＰＦと称す）を介して該■ＣＯに入力し、該■
ＣＯの出力クロックの位相を、該ＡＳがスルーとなる時
間がなくなった点で安定するように構成する。
〔産業上の利用分野〕
本発明は、入力データとＶＣＯの出力クロックをＰＣに
入力して位相を比較し、比較結果をＬＰＦを介して該■
ＣＯに入力し、３１ ｖ ｃ ｏの出力クロックの位相
を入力データに同期させるＰＬＬ回路の改良に関する。
入力して位相を比較し、比較結果をＬＰＦを介して該■
ＣＯに入力し、３１ ｖ ｃ ｏの出力クロックの位相
を入力データに同期させるＰＬＬ回路の改良に関する。
第５図は従来例のＰ’ Ｌ Ｌ回路を用いたデータ識別
回路のブロック図、第６図は第５図の各部の波形のタイ
ムチャートで（Ａ）〜（Ｄ）は第５図のａ−ｄ点に対応
している。
回路のブロック図、第６図は第５図の各部の波形のタイ
ムチャートで（Ａ）〜（Ｄ）は第５図のａ−ｄ点に対応
している。
第５図のＰＣ２ａは、モノマルチ１６とＡＳＩ８を用い
たものであり、入力データが暫く入力しない場合でも、
温度変化、電源電圧の変化がない限りＶＣＯＩの位相は
変化しないようにし７たものである。
たものであり、入力データが暫く入力しない場合でも、
温度変化、電源電圧の変化がない限りＶＣＯＩの位相は
変化しないようにし７たものである。
第５図において、第６図（Ａ）に示す如きデータが、Ｐ
Ｃ２ａのモノマルチ１６に入力すると、コンデンサＣ１
抵抗Ｒによる時定数で定まる時間τの間、反転出力Ｑよ
り第６図（Ｂ）に示す如きＨレベルの信号を出力し、Ａ
３１８の制御信号として入力し、この間Ａ３１Ｂをスル
ーにする。
Ｃ２ａのモノマルチ１６に入力すると、コンデンサＣ１
抵抗Ｒによる時定数で定まる時間τの間、反転出力Ｑよ
り第６図（Ｂ）に示す如きＨレベルの信号を出力し、Ａ
３１８の制御信号として入力し、この間Ａ３１Ｂをスル
ーにする。
一方策６図（Ｃ）に示す如きＶＣＯＩの出力クロックは
、ノット回路１７にて反転されＡ３１Ｂに入力し、第６
図（Ｄ）に示す如＜ＡＳ１８がスルーの間はＬＰＦ３に
入力し、平均値が求められＶＣＯＩに入力し、ＶＣＯＩ
の位相が入力データの位相に合致するように変化させる
。
、ノット回路１７にて反転されＡ３１Ｂに入力し、第６
図（Ｄ）に示す如＜ＡＳ１８がスルーの間はＬＰＦ３に
入力し、平均値が求められＶＣＯＩに入力し、ＶＣＯＩ
の位相が入力データの位相に合致するように変化させる
。
勿論、Ａ３１Ｂがスルーでない時はオープンで、ＬＰＦ
Ｓ側より見たインピーダンスはハイインピーダンスとな
っており、ＬＰＦ３に入力した電圧はその侭保持されＶ
ＣＯＩに印加されている。
Ｓ側より見たインピーダンスはハイインピーダンスとな
っており、ＬＰＦ３に入力した電圧はその侭保持されＶ
ＣＯＩに印加されている。
即ち、入力データが入力しない間は、Ａ３１Ｂはスルー
にならず、先にＶＣＯＩに入力した電圧がその侭保持さ
れ、通常の位相比較器を使用した場合と異なり、ＶＣＯ
Ｉは自走しないので、改めてデータが入力した場合直ち
に入力データに位相同期したクロックを出力することが
出来る。
にならず、先にＶＣＯＩに入力した電圧がその侭保持さ
れ、通常の位相比較器を使用した場合と異なり、ＶＣＯ
Ｉは自走しないので、改めてデータが入力した場合直ち
に入力データに位相同期したクロックを出力することが
出来る。
尚、第５図では、入力データは、フリップフロツプ（以
下ＦＦと称す）１５に入力し、又■Ｃ０１の出力クロッ
クもＦＦ１５のクロックとして入力し、ＦＦ１５にてデ
ータの１．Ｏを識別゛７、識別したデータを出力Ｑより
出力している。
下ＦＦと称す）１５に入力し、又■Ｃ０１の出力クロッ
クもＦＦ１５のクロックとして入力し、ＦＦ１５にてデ
ータの１．Ｏを識別゛７、識別したデータを出力Ｑより
出力している。
しかしながら、データが入力すると、ＡＳ１８は時間で
の間スルーになっているので、温度変化。
の間スルーになっているので、温度変化。
電源電圧の変化があり、ｖｃｏｉの位相がずれると、Ｖ
ＣＯ１に入力する電圧値が変わり、ＶＣＯ１の出力クロ
ックが、例えば、入力データの立ち上がりに位相同期し
ていたものが、すこしずれた位相で同期することになる
。
ＣＯ１に入力する電圧値が変わり、ＶＣＯ１の出力クロ
ックが、例えば、入力データの立ち上がりに位相同期し
ていたものが、すこしずれた位相で同期することになる
。
すると、ＦＦ１５にてデータを識別する場合、アイパタ
ーンの中心より開口度の狭い方に、ＶＣＯ１の出力クロ
ックがずれ、データの識別感度が劣化する問題点がある
。
ーンの中心より開口度の狭い方に、ＶＣＯ１の出力クロ
ックがずれ、データの識別感度が劣化する問題点がある
。
本発明は、温度変化、電源電圧の変化があっても、ｖＣ
Ｏの出力クロックの位相は入力データ番こ同期した侭を
保つＰＬＬ回路の提供を目的としている。
Ｏの出力クロックの位相は入力データ番こ同期した侭を
保つＰＬＬ回路の提供を目的としている。
第１図は本発明の原理ブロック図である。
第１図に示す如く、入力データとＶＣＯｌの出カク自ツ
タをＰＯ２に入力して位相を比較し、比較結果をＬＰＦ
３を介して該ＶＣＯＩに入力し、該ＶＣＯ１の出力クロ
ックの位相を入力データに同期させるＰＬＬ回路におい
て、 該ＰＣ２を、ロジック回路４と、スルー又はオーブンと
なるＡＳ５で構成し、 該ロジック回路４としては、入力データの変化点（Ｈレ
ベル→Ｌレベル又はＬレベル→Ｈレベルへの変化点）と
、これの次の、該入力データの変化点の変化方向と同方
向に変化する該ＶＣＯＩの出力クロックの変化点間は該
入力データの立ち上がり時に該クロックがＨレベルであ
れば、クロック波形をその侭該ＡＳ５に出力し、該クロ
ックがＬレベルであればクロック波形の反転波形を該Ａ
Ｓ５に出力し、且つ上記入力データの変化点の次の、
該入力データの変化点の変化方向と逆方向に変化する該
ＶＣＯＩの出力クロックの変化点間は該ＡＳ５をスルー
にする制御信号を出力するものとし、該ＡＳ５がスルー
の間に入力する信号を該ＬＰＦ３を介して該ＶＣＯ１に
入力し、１ＶｃＯ１の出力クロックの位相を、該ＡＳ５
がスルーとなる時間がなくなった点で安定するようにす
る。
タをＰＯ２に入力して位相を比較し、比較結果をＬＰＦ
３を介して該ＶＣＯＩに入力し、該ＶＣＯ１の出力クロ
ックの位相を入力データに同期させるＰＬＬ回路におい
て、 該ＰＣ２を、ロジック回路４と、スルー又はオーブンと
なるＡＳ５で構成し、 該ロジック回路４としては、入力データの変化点（Ｈレ
ベル→Ｌレベル又はＬレベル→Ｈレベルへの変化点）と
、これの次の、該入力データの変化点の変化方向と同方
向に変化する該ＶＣＯＩの出力クロックの変化点間は該
入力データの立ち上がり時に該クロックがＨレベルであ
れば、クロック波形をその侭該ＡＳ５に出力し、該クロ
ックがＬレベルであればクロック波形の反転波形を該Ａ
Ｓ５に出力し、且つ上記入力データの変化点の次の、
該入力データの変化点の変化方向と逆方向に変化する該
ＶＣＯＩの出力クロックの変化点間は該ＡＳ５をスルー
にする制御信号を出力するものとし、該ＡＳ５がスルー
の間に入力する信号を該ＬＰＦ３を介して該ＶＣＯ１に
入力し、１ＶｃＯ１の出力クロックの位相を、該ＡＳ５
がスルーとなる時間がなくなった点で安定するようにす
る。
本発明によれば、ＰＬＬ回路は、入力データの変化点と
、これの次の、該入力データの変化点の変化方向と逆方
向に変化する該ｖｃｏｉの出力クロックの変化点とが一
致した、ＡＳ５がオープンの状態で安定しているので、
ＶＣＯ１には安定状態の時の電圧が印加した侭であり、
温度変化、電源電圧の変化があってもＶＣＯｌの出力ク
ロックの位相は、入力データに同期した状態で保たれる
。
、これの次の、該入力データの変化点の変化方向と逆方
向に変化する該ｖｃｏｉの出力クロックの変化点とが一
致した、ＡＳ５がオープンの状態で安定しているので、
ＶＣＯ１には安定状態の時の電圧が印加した侭であり、
温度変化、電源電圧の変化があってもＶＣＯｌの出力ク
ロックの位相は、入力データに同期した状態で保たれる
。
〔実施例］
第２図は本発明の実施例のＰＬＬ回路を用いたデータ識
別回路のブロック図、第３図は第２図における各部の波
形のタイムチャートで、（Ａ）（Ｂ）の（ａ）〜（ｇ）
は第２図のａ −ｇ点に対応している。第４図は第２図
における各ケースの場合の各部の波形のタイムチャート
である。
別回路のブロック図、第３図は第２図における各部の波
形のタイムチャートで、（Ａ）（Ｂ）の（ａ）〜（ｇ）
は第２図のａ −ｇ点に対応している。第４図は第２図
における各ケースの場合の各部の波形のタイムチャート
である。
第２図において、第３図（Ａ）に示す如く入力データの
立ち上がりがＶＣＯＬの出力クロックの立ち上がりに比
べ僅か進んでいる場合（第４図のケース２に対応）につ
きまず説明する。
立ち上がりがＶＣＯＬの出力クロックの立ち上がりに比
べ僅か進んでいる場合（第４図のケース２に対応）につ
きまず説明する。
第３図（Ａ）（ａ）に示す入力データは、ＰＯ２のロジ
ック回路４のアンド回路１３．１４．ＦＦ１ｌ、ＦＦｌ
０のリセット端子に入力し、（Ａ）（ｂ）に示すＶＣＯ
Ｉの出力クロックは、ＰＯ２のロジック回路４のＦＦｌ
０のクロック端子及び、ノット回路１２にて反転されて
ＦＦ１１のクロック端子に入力する。
ック回路４のアンド回路１３．１４．ＦＦ１ｌ、ＦＦｌ
０のリセット端子に入力し、（Ａ）（ｂ）に示すＶＣＯ
Ｉの出力クロックは、ＰＯ２のロジック回路４のＦＦｌ
０のクロック端子及び、ノット回路１２にて反転されて
ＦＦ１１のクロック端子に入力する。
すると、Ｈレベルが常に入力しているＦＦｌ０は、リセ
ット端子に入力する第３図（Ａ）（ａ）に示す入力デー
タがＬレベルの間はリセットされ、反転出力ＱよりはＨ
レベルが出力され、入力データがＨレベルの間に（Ａ）
（ｂ）に示すクロックにて、常時入力しているＨレベル
を打ち抜くと、反転出力ＱよりはＬレベルが出力され第
３図（Ａ）（ｃ）に示す如きパルスがアンド回路１３に
入力する。
ット端子に入力する第３図（Ａ）（ａ）に示す入力デー
タがＬレベルの間はリセットされ、反転出力ＱよりはＨ
レベルが出力され、入力データがＨレベルの間に（Ａ）
（ｂ）に示すクロックにて、常時入力しているＨレベル
を打ち抜くと、反転出力ＱよりはＬレベルが出力され第
３図（Ａ）（ｃ）に示す如きパルスがアンド回路１３に
入力する。
従って、アンド回路１３よりは第３図（Ａ）（ｄ）に示
す如き、入力データの立ち上がりの次の、ＶＣＯＩの出
力クロックの立ち上がり迄の間Ｈレベルを出力し、ＡＳ
５に入力する。
す如き、入力データの立ち上がりの次の、ＶＣＯＩの出
力クロックの立ち上がり迄の間Ｈレベルを出力し、ＡＳ
５に入力する。
一方、ＦＦＩＩでは、入力データを、第３図（Ａ）（ｂ
）に示すＶＣＯＩの出力クロックをノット回路１２にて
反転したクロックにて打ち抜くので、ＦＦＩＩの反転出
力Ｑよりは第３図（Ａ）（ｅ）に示す如きパルスを出力
し、アンド回路１４に入力する。
）に示すＶＣＯＩの出力クロックをノット回路１２にて
反転したクロックにて打ち抜くので、ＦＦＩＩの反転出
力Ｑよりは第３図（Ａ）（ｅ）に示す如きパルスを出力
し、アンド回路１４に入力する。
すると、アンド回路１４の出力よりは第３図（Ａｍ（ｆ
）に示す如き、入力データの立ち上がり点より、入力デ
ータの立ち上がり点の次のｖＣＯｆの出力クロックの立
ち下がり点迄の間をＨレベルとする制御信号をＡ３Ｂに
送り、この間ＡＳ５をスルーにし、第３図（Ａ）（ｇ）
に示す如（、（Ａ）（ｄ）に示すＨレベルの信号を通し
、ＬＰＦ３を介してＶＣＯＩに入力し、ｖｃｏｉの出力
クロックの立ち下がり点が、入力信号の立ち上がり点に
一致する迄、ＶＣＯＩの位相を進める。
）に示す如き、入力データの立ち上がり点より、入力デ
ータの立ち上がり点の次のｖＣＯｆの出力クロックの立
ち下がり点迄の間をＨレベルとする制御信号をＡ３Ｂに
送り、この間ＡＳ５をスルーにし、第３図（Ａ）（ｇ）
に示す如（、（Ａ）（ｄ）に示すＨレベルの信号を通し
、ＬＰＦ３を介してＶＣＯＩに入力し、ｖｃｏｉの出力
クロックの立ち下がり点が、入力信号の立ち上がり点に
一致する迄、ＶＣＯＩの位相を進める。
次に、第３図（Ｂ）に示す如く、入力データの立ち上が
りが、ｖｃｏｉの出力クロックの立ち上がりに比べ、Ｖ
ＣＯＩの出力クロックの半周期以上進んでいる場合（第
４図のケース３に対応）につき説明する。
りが、ｖｃｏｉの出力クロックの立ち上がりに比べ、Ｖ
ＣＯＩの出力クロックの半周期以上進んでいる場合（第
４図のケース３に対応）につき説明する。
この場合は、第３図（Ｂ）（ａ）に示す入力データの立
ち上がりと、第３図（Ｂ）（ｂ）に示すＶＣＯＩの出力
クロックの立ち上がりとの間の時間は短いので、アンド
回路１３のＨレベル出力は第３図（Ｂ）（ｄ）に示す如
く短くこれがＡ３Ｂに入力する。
ち上がりと、第３図（Ｂ）（ｂ）に示すＶＣＯＩの出力
クロックの立ち上がりとの間の時間は短いので、アンド
回路１３のＨレベル出力は第３図（Ｂ）（ｄ）に示す如
く短くこれがＡ３Ｂに入力する。
一方第３図（Ｂ）（ａ）に示す入力データの立ち上がり
と（Ｂ）（ｂ）に示すＶＣＯＩの出力クロックの立ち下
がりの間は長く、アンド回路１４の出力のＨレベルの間
は第３図（Ｂ）（ｆ）に示す如く長く、Ａ３Ｂはこの間
スルーとなる。
と（Ｂ）（ｂ）に示すＶＣＯＩの出力クロックの立ち下
がりの間は長く、アンド回路１４の出力のＨレベルの間
は第３図（Ｂ）（ｆ）に示す如く長く、Ａ３Ｂはこの間
スルーとなる。
従って、Ａ３Ｂの出力は第３図（Ｂ）（ｇ）に示す如く
、Ｈレベルの期間よりＬレベルの期間の方が長くなり、
ＶＣＯＩには上記の平均値の小さい電圧が印加され、Ｖ
ＣＯＩの出力クロックの立ち下がり点が、入力する信号
の立ち上がり点に一致する迄ＶＣＯ１の位相を遅らせる
。
、Ｈレベルの期間よりＬレベルの期間の方が長くなり、
ＶＣＯＩには上記の平均値の小さい電圧が印加され、Ｖ
ＣＯＩの出力クロックの立ち下がり点が、入力する信号
の立ち上がり点に一致する迄ＶＣＯ１の位相を遅らせる
。
第２図の回路はこのように動作するが、次に種々のケー
スにつき要点の動作を第４図を用いて説明する。
スにつき要点の動作を第４図を用いて説明する。
第４図（Ａ）に示す如く、入力データの立ち上がりと、
ＶＣＯＩの出力クロックの立ち下がりが一致している時
は、Ａ３Ｂは常にオープンで、ＰＯ２の出力インピーダ
ンスは常にハイインピーダンスの状態でありＶＣＯＩの
出力クロックの位相はその侭保持される。
ＶＣＯＩの出力クロックの立ち下がりが一致している時
は、Ａ３Ｂは常にオープンで、ＰＯ２の出力インピーダ
ンスは常にハイインピーダンスの状態でありＶＣＯＩの
出力クロックの位相はその侭保持される。
次に第４図（Ｂ）のケース１に示す如く、入力データの
立ち上がりがＶＣＯＩの出力クロックの立ち下がりに比
べ、ＶＣＯ１の出力クロツクの半周期以内で大幅に進ん
でいる時には、Ｈレベルがある程度長い間ＶＣＯＩに入
力し、ＶＣＯ１の発振周波数は大幅に増加し、図で左矢
印に示すようにクロックの立ち下がりが大幅に進み、入
力データの立ち上がりと一致する。
立ち上がりがＶＣＯＩの出力クロックの立ち下がりに比
べ、ＶＣＯ１の出力クロツクの半周期以内で大幅に進ん
でいる時には、Ｈレベルがある程度長い間ＶＣＯＩに入
力し、ＶＣＯ１の発振周波数は大幅に増加し、図で左矢
印に示すようにクロックの立ち下がりが大幅に進み、入
力データの立ち上がりと一致する。
次に第４図（Ｃ）のケース２に示す如く、入力データの
立ち上がりがＶＣＯＩの出力クロックの立ち下がりに比
べ、少しだけ進んでいる時には、Ｈレベルが少しの時間
ＶＣＯ１に入力し、ＶＣＯ１の発振周波数の増加量は少
ないが、簡単に入力データの立ち上がりとＶＣＯ１の出
力クロックの立ち下がりが一致する。
立ち上がりがＶＣＯＩの出力クロックの立ち下がりに比
べ、少しだけ進んでいる時には、Ｈレベルが少しの時間
ＶＣＯ１に入力し、ＶＣＯ１の発振周波数の増加量は少
ないが、簡単に入力データの立ち上がりとＶＣＯ１の出
力クロックの立ち下がりが一致する。
次に第４図（Ｄ）（Ｅ）のケース３．４に示す如く、入
力データの立ち上がりがＶＣＯＩの出力クロックの立ち
下がりに比べ、半周期以上進んでいる場合は、Ａ３Ｂが
スルーとなる間にＨレベルとＬレベルがあるが平均値で
みると、（Ｄ）のケース３の方の電圧値が小さく、発振
周波数を下げようとする力がより強く働く。
力データの立ち上がりがＶＣＯＩの出力クロックの立ち
下がりに比べ、半周期以上進んでいる場合は、Ａ３Ｂが
スルーとなる間にＨレベルとＬレベルがあるが平均値で
みると、（Ｄ）のケース３の方の電圧値が小さく、発振
周波数を下げようとする力がより強く働く。
何れにしても、（Ｄ）（Ｅ）のケース３．４の場合は、
発振周波数を下げＶＣＯＩの出力クロックの立ち下がり
を遅らせ入力データの立ち上がりと一致させる。
発振周波数を下げＶＣＯＩの出力クロックの立ち下がり
を遅らせ入力データの立ち上がりと一致させる。
以上のように、本発明のＰＯ２では、入力データの立ち
上がりと、ＶＣＯＩの出力クロツクの立ち下がりとが一
致していない場合のみ制御が働き、人力データの立ち上
がりとＶＣＯＩの出力りＩｒ。
上がりと、ＶＣＯＩの出力クロツクの立ち下がりとが一
致していない場合のみ制御が働き、人力データの立ち上
がりとＶＣＯＩの出力りＩｒ。
りの立ち下がりが一致した、Ａ３Ｂがオープンの状態で
安定しているので、ＶＣＯＩには安定状態の時の電圧が
印加した侭であり、温度変化、電源電圧の変化があって
もｖｃｏ ｉの出力クロックの位相は、入力データに同
期した状態で保たれる。
安定しているので、ＶＣＯＩには安定状態の時の電圧が
印加した侭であり、温度変化、電源電圧の変化があって
もｖｃｏ ｉの出力クロックの位相は、入力データに同
期した状態で保たれる。
従って、第２図のＦＦ１５にて入力データの１０を識別
する場合、ＶＣＯＩの出力クロツクの位相は、温度変化
、電源電圧の変化があっても、アイパターンの一番広い
所で安定しているので、識別感度を劣化することはない
。
する場合、ＶＣＯＩの出力クロツクの位相は、温度変化
、電源電圧の変化があっても、アイパターンの一番広い
所で安定しているので、識別感度を劣化することはない
。
勿論入力データが例えば５００ビット位入力しなくとも
、Ａ３ＢはオープンでＬＰＦ３より見たインピーダンス
はハイインピーダンスであるので、ＶＣＯ１の出力クロ
ックの位相はずれず、入力データが入力した時直ちに入
力データの位相に同期したクロックを出力出来る。
、Ａ３ＢはオープンでＬＰＦ３より見たインピーダンス
はハイインピーダンスであるので、ＶＣＯ１の出力クロ
ックの位相はずれず、入力データが入力した時直ちに入
力データの位相に同期したクロックを出力出来る。
以上は、ロジック回路４としては、入力データの立ち上
がりに対し、ＶＣＯＩの出力クロックの立ち下がり間で
Ａ３Ｂをスルーにし、入力データの立ち上がり時にクロ
ックがＨであればＨレベルをＡ３Ｂに入力し、クロック
がＬであればクロック波形の反転波形をＡ３Ｂに入力す
るものとして説明したが、これは入力データの立ち下が
りに対し、ＶＣＯＬの出力クロックの立ち上がり間でＡ
３Ｂをスルーにするようにしても勿論よい。
がりに対し、ＶＣＯＩの出力クロックの立ち下がり間で
Ａ３Ｂをスルーにし、入力データの立ち上がり時にクロ
ックがＨであればＨレベルをＡ３Ｂに入力し、クロック
がＬであればクロック波形の反転波形をＡ３Ｂに入力す
るものとして説明したが、これは入力データの立ち下が
りに対し、ＶＣＯＬの出力クロックの立ち上がり間でＡ
３Ｂをスルーにするようにしても勿論よい。
以上詳細に説明せる如く本発明によれば、入力データが
長い間入力しなくとも、又温度変化、電源電圧の変化が
あっても、ＶＣＯＩの出力クロックの位相はずれないＰ
ＬＬ回路が得られる効果がある。
長い間入力しなくとも、又温度変化、電源電圧の変化が
あっても、ＶＣＯＩの出力クロックの位相はずれないＰ
ＬＬ回路が得られる効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のＰＬＬ回路を用いたデータ識
別回路のブロック図、 第３図は第２図における各部の波形のタイムチャート、 第４図は第２図における各ケースの場合の各部の波形の
タイムチャート、 第５図は従来例のＰＬＬ回路を用いたデータ識別回路の
ブロック図、 第６図は第５図の各部の波形のタイムチャートである。 図において、 １は電圧制御発振器、 ２．２ａは位相比較器、 ３はローパスフィルタ、 ４はロジック回路、 ５．１８はアナログスイッチ、 １０．１１．１５はフリップフロップ、１２．１７はノ
ット回路、 １３．１４はアンド回路、 １６はモノマルチを示す。 ／を足甲の原理ブ°ロ２．７７図 第１図 （Ｂ） 第２図にあ１丁６呑昨の；及ルのタイムナヤ第３図（ｆ
の２） ト （Ａ） 第２図にｔ５ｉ↑３各郁の；慶形の’Ｂム十Ｖ−ト第３
図（’ｆ Ｑｌ ） １任相１し較韻出力 （高イニＬ°） 第４図
別回路のブロック図、 第３図は第２図における各部の波形のタイムチャート、 第４図は第２図における各ケースの場合の各部の波形の
タイムチャート、 第５図は従来例のＰＬＬ回路を用いたデータ識別回路の
ブロック図、 第６図は第５図の各部の波形のタイムチャートである。 図において、 １は電圧制御発振器、 ２．２ａは位相比較器、 ３はローパスフィルタ、 ４はロジック回路、 ５．１８はアナログスイッチ、 １０．１１．１５はフリップフロップ、１２．１７はノ
ット回路、 １３．１４はアンド回路、 １６はモノマルチを示す。 ／を足甲の原理ブ°ロ２．７７図 第１図 （Ｂ） 第２図にあ１丁６呑昨の；及ルのタイムナヤ第３図（ｆ
の２） ト （Ａ） 第２図にｔ５ｉ↑３各郁の；慶形の’Ｂム十Ｖ−ト第３
図（’ｆ Ｑｌ ） １任相１し較韻出力 （高イニＬ°） 第４図
Claims (1)
- 【特許請求の範囲】 入力データと電圧制御発振器（１）の出力クロックを位
相比較器（２）に入力して位相を比較し、比較結果をロ
ーパスフィルタ（３）を介して該電圧制御発振器（１）
に入力し、該電圧制御発振器（１）の出力クロックの位
相を入力データに同期させるＰＬＬ回路において、 該位相比較器（２）を、ロジック回路（４）と、スルー
又はオープンとなるアナログスイッチ（５）で構成し、 該ロジック回路（４）としては、入力データの変化点と
、これの次の、該入力データの変化点の変化方向と同方
向に変化する該電圧制御発振器（１）の出力クロックの
変化点間は該入力データの立ち上がり時に該クロックが
Ｈレベルであれば、クロック波形をその侭該アナログス
イッチ（５）に出力し、該クロックがＬレベルであれば
クロック波形の反転波形を該アナログスイッチ（５）に
出力し、且つ上記入力データの変化点の次の、該入力デ
ータの変化点の変化方向と逆方向に変化する該電圧制御
発振器（１）の出力クロックの変化点間は該アナログス
イッチ（５）をスルーにする制御信号を出力するものと
し、 該アナログスイッチ（５）がスルーの間に入力する信号
を該ローパスフィルタ（３）を介して該電圧制御発振器
（１）に入力し、該電圧制御発振器（１）の出力クロッ
クの位相を、該アナログスイッチ（５）がスルーとなる
時間がなくなった点で安定するようにしたことを特徴と
するＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2158208A JPH0448824A (ja) | 1990-06-15 | 1990-06-15 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2158208A JPH0448824A (ja) | 1990-06-15 | 1990-06-15 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448824A true JPH0448824A (ja) | 1992-02-18 |
Family
ID=15666646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2158208A Pending JPH0448824A (ja) | 1990-06-15 | 1990-06-15 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448824A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966033A (en) * | 1998-01-27 | 1999-10-12 | Credence Systems Corporation | Low ripple phase detector |
-
1990
- 1990-06-15 JP JP2158208A patent/JPH0448824A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966033A (en) * | 1998-01-27 | 1999-10-12 | Credence Systems Corporation | Low ripple phase detector |
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