JPH08307468A

JPH08307468A - Ｆｓｋ検波回路

Info

Publication number: JPH08307468A
Application number: JP7129075A
Authority: JP
Inventors: Hidekazu Ishii; 英一石井
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-04-28
Filing date: 1995-04-28
Publication date: 1996-11-22
Anticipated expiration: 2017-06-24
Also published as: JP3296139B2

Abstract

(57)【要約】【目的】集積回路化においてＣＭＯＳプロセスで構成
が容易な回路で構成できるＦＳＫ検波回路を提供するこ
とを目的とする。【構成】異なる２つの周波数の信号の組み合わせによ
って２値データが表現された入力信号を検波するＦＳＫ
検波回路において発振器１と、発振器の出力をゲート信
号に従って選択的にカウンター回路４のカウント入力端
子に供給するゲート回路３と、入力信号の整数回のサイ
クル分の巾の前記ゲート信号を出力するゲート信号検出
回路２と、カウンター回路４のカウント値に応じて、入
力信号がどちらの周波数の信号であるかを判定する判定
回路６とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、異なる２つの周波数の
信号の組み合わせによって２値データが表現されるＦＳ
Ｋ（フレケンシ・シフト・キーイング）信号を検波する
ＦＳＫ検波回路に関する発明である。

【０００２】

【従来の技術】従来は、ＦＳＫ検波するのに周波数の基
準または、周期の基準として安定な発振器、又は、同調
回路等による位相回路が必要であった。例えば、ＦＭ検
波回路をＦＳＫ検波用に用いた場合、レシオ検波回路、
フォスターシーリ検波回路、複同調検波回路、クワドレ
ーチャ検波回路、ピーク検波回路では同調コイルや位相
回路が必要であった。ＰＬＬ回路や、ビート検波回路を
用いた場合は、安定な発振器が必要となっていた。パル
スカウント検波回路を用いた場合は検波回路そのもの
は、同調コイルや、安定な発振器は不要となるが、ＦＳ
Ｋ変調における周波数変化巾が小さいと、検波出力の変
化巾が小さくなりこのため、入力信号を周波数変換して
見掛上、変化巾比を大きくしたり、あるいは、少振幅の
信号を扱えるアナログ回路が必要になっていた。

【０００３】特開昭６３−２００６５２号公報に示され
る従来例を、図８に示す。図８はビート検波回路の例で
ある。図８においては、入力端子Ｓより印加された信号
は第１、２のミキサ回路ＭＩＸ₁，ＭＩＸ₂にて周波数
変換されている。発振器ＯＳＣの発振周波数ｆ_OSCは、
ＦＳＫ変調された入力信号の高い側の周波数ｆ_HIGHと低
い側の周波数ｆ_LOWのほぼ中間に設定されている。発振
器ＯＳＣの出力は直接、第１のミキサ回路ＭＩＸ₁に印
加されると共に、位相シフト回路ＰＨにて９０度位相シ
フトされて第２のミキサＭＩＸ₂に印加されている。第
１、２のミキサ回路ＭＩＸ₁，ＭＩＸ₂の出力はそれぞ
れ第１、２のローパスフィルタＬＰ₁，ＬＰ₂に印加さ
れている。第１、２のローパスフィルタＬＰ₁，ＬＰ₂
の出力はそれぞれ第１、２の波形整形回路ＡＭＰ₁，Ａ
ＭＰ₂にて増巾、波形整形されている。第１、２の波形
整形回路ＡＭＰ₁，ＡＭＰ₂の出力は判定回路Ｄ_OUTに
て第１の波形整形回路ＡＭＰ₁の出力が立ち上がると
き、及び、立ち下がるときの第２の波形整形回路ＡＭＰ
₂の出力の正負の極性と、第２の波形整形回路ＡＭＰ₂
の出力が立ち上がるとき、及び、立ち下がるとき第１の
波形整形回路ＡＭＰ₁の出力の正負の極性より入力信号
の周波数が高い側の周波数ｆ_HIGHか、低い側の周波数ｆ
_LOWかを判定して出力していた。図８に示したビート検
波回路の例は入力された信号が最初に周波数変換されて
低い周波数の信号になってしまうため集積回路化に適し
ている。

【０００４】

【発明が解決しようとする課題】一方従来のＦＳＫ検波
回路では発振器ＯＳＣの発振周波数ｆ_OSCは、ＦＳＫ変
調された入力信号の高い側の周波数ｆ_HIGHと低い側の周
波数ｆ_LOWのほぼ中間になければならず、このため、水
晶等の固体振動素子や、発振コイル等を用いた安定な発
振器が必要であり、さらには、発振周波数の調整が必要
になったりしていた。

【０００５】又、位相シフト、ミキサ、ローパスフィル
ター等のアナログ回路が必要となり集積回路化において
ロジック回路に適したＣＭＯＳプロセスでは作りにくい
問題があった。そこで、本発明は、集積回路化におい
て、外付部品を必要とせず、無調整にすることで、低い
コストや、動作が安定なＦＳＫ検波回路を提供すること
を目的とする。また、本発明はＣＭＯＳプロセスで作り
やすいＦＳＫ検波回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は上記課題を解決
するために、本発明のＦＳＫ検波回路では、発振器と、
発振器の出力をゲート信号に従って選択的にカウンタ回
路のカウント入力端子に供給するゲート回路と、ＦＳＫ
変調された入力信号の整数回のサイクル分の巾のゲート
信号を出力するゲート信号検出回路と、カウンタ回路の
カウント値に応じて、入力信号がＦＳＫ変調のどちらの
周波数の信号であるかを判定する判定手段とを有する。

【０００７】

【作用】本発明の、ＦＳＫ検波回路では、ゲート信号に
応じて入力信号のサイクルの整数回分の間隔で取り込ま
れた発振器の出力をカウンタ回路でカウントし、このカ
ウント結果が入力信号の周波数によって異なることを利
用している。あるいは、発振器の出力の整数回のサイク
ル分の間、入力信号をカウンタ回路でカウントし、この
カウント結果が入力信号の周波数によって異なることを
利用している。そして、連続的に得られる多数のカウン
ト結果のうち新しく得られたカウント結果群をもとに順
次比較してどちらの周波数の信号が入力されたかを判定
していくことで、発振器に長期的安定度を必要としない
ものとして、発振器を無調整化し、さらに外付け部品無
しで済ませられるようにして集積回路化を容易にしてい
る。

【０００８】

【実施例】本発明による、ＦＳＫ検波回路の例を図１に
示す。このＦＳＫ検波回路は発振器（ＯＳＣ）１、ゲー
ト信号検出回路（Ｇ−ＤＥＴ）２、ゲート回路（Ｇ）
３、カウンタ回路（Ｃ）４、メモリ５、判定回路６を備
える。図１に於いては、入力端子Ｓより印加された被検
波信号である入力信号は、ゲート信号検出回路２に印加
される。発振器１の出力は、ゲート回路３を介して、カ
ウンタ回路４の、カウント入力端子に入力される。ゲー
ト信号検出回路２の出力は、ゲート回路３の制御端子に
接続されている。

【０００９】カウンタ回路４の出力はメモリ５と判定回
路６の第１の入力端子に接続され、さらにメモリ５の出
力は判定回路の第２の入力端子に接続されている。入力
端子Ｓより印加される被検波信号はＦＳＫ変調されてお
り、その変調サイクルはキャリア信号の１６サイクル分
と成っている。従って、伝送するディジタルデータが論
理反転する間隔はキャリア信号の１６サイクル分とな
る。

【００１０】図２は、図１に示したＦＳＫ検波回路の動
作を説明する図面である。図２において（ａ）は入力信
号波形、（ｂ）はゲート信号検出回路Ｇ−ＤＥＴにて検
出されたゲート信号、（ｃ）は発振器ＯＳＣの出力、
（ｄ）はゲート回路の出力を示している。図２に示す様
にゲート信号検出回路２は入力信号の４周期分の時間巾
のゲート信号を１周期分ないし２周期分の間隔を開けて
取りだしている。これは、図１に示した例では、入力信
号のＦＳＫ変調サイクルがキャリア信号１６サイクル分
になっていたことに対応している。すなわち、ゲート信
号の間隔を、１周期分の間隔（ｔ１）を２回と、２周期
分の間隔（ｔ２）を１回と、さらに、４周期分のゲート
信号（ｔ３）の３回分と合わせて、入力信号の１６サイ
クルで繰り返し動作する様に設定してある。これを１変
調サイクルとする（図２のＨ１の期間）。

【００１１】カウンタ回路４は図２（ｂ）に示されるゲ
ート信号の期間だけ発振器１の出力をカウントし、メモ
リ５と判定回路６に供給する。メモリ５には１変調サイ
クルに渡る３つのゲート信号期間のそれぞれのカウント
値Ｃ′₁ ，Ｃ′₂ ，Ｃ′₃を記憶する。判定回路６で
は、次の変調サイクル期間にカウンタ回路４からそれぞ
れ供給されるカウント値を対応するゲート信号期間毎に
比較する。即ち、図２（ｃ）で示すカウント値Ｃ′₁，
Ｃ′₂，Ｃ′₃を１変調サイクル期間前のカウント値
Ｃ′₁，Ｃ′₂，Ｃ′₃と比較する。入力信号がＦＳＫ
変調を受けたキャリア周波数の高い側の周波数ｆ_HIGHと
キャリア周波数の低い側の周波数ｆ_LOWの場合ではカウ
ント値が４以上異なるので、カウント値の差を比較する
事で入力信号がＦＳＫ変調を受けたキャリア周波数の高
い側の周波数ｆ_HIGHかキャリア周波数の低い側の周波数
ｆ_LOWかを判定できる。

【００１２】以下、この周波数について詳しく説明す
る。図１に示した例では、入力信号がＦＳＫ変調を受け
ておりそのキャリア周波数がｆ_HIGHとｆ_LOWに切り換え
られて変調されているとすると、発振器ＯＳＣの発振周
波数ｆ_OSCが次式を満足する様に設定されている。Ｎ×（ｆ_OSC／ｆ_LOW−ｆ_OSC／ｆ_HIGH）≧６・・・（１）ここでＮはゲート信号の巾に対応する入力信号の周期の
回数でこの例では４ｆ_OSCは発振器ＯＳＣの発振周波数ｆ_HIGHは入力信号がＦＳＫ変調を受けたキャリア周波数
の高い側の周波数ｆ_LOWは入力信号がＦＳＫ変調を受けたキャリア周波数
の低い側の周波数図１に示した例では、発振器ＯＳＣと入力信号は非同期
であるため各カウント結果に±１の巾でカウント・エラ
ーが発生する。よって入力の周波数がたとえ一定であっ
てもカウント結果に最大２の差がありうる。よって入力
信号の周波数が変化した場合には最低でもカウント結果
で３以上の差がつく様に設定しておく必要がある。すな
わち、エラーの発生が判定に対し最悪の場合でも有意差
が取れる条件、（１）式に於ける右辺の値が５以上を満
足させておく必要がある。さらに発振器ＯＳＣのドリフ
トに対する余裕をとって最低でもカウント結果で４以上
の差がつく様（１）式に於ける右辺の値を６に設定して
ある。

【００１３】ここで、図１に示した例にさらに数値例を
挙げて説明する。ｆ_HIGH＝１２０ｋＨｚｆ_LOW＝１００ｋＨｚＮ＝４のときｆ_OSC＝９００ｋＨｚとすることで（１）式の条件を満足できる。この場合ｆ
_HIGHが入力されたときのカウンタ回路４のカウント値は
３０±１となりｆ_LOWが入力されたときのカウンタ回路
４のカウント値は３６±１となりカウント値に４以上の
差があるため（３以上）判定が可能となっている。さら
に、発振器ＯＳＣの発振周波数ｆ_OSCの短期的ドリフト
に対してもカウント値にして１回分（発振周波数にして
１／３６＝２．８％）の余裕がある。

【００１４】具体的には、入力信号のＦＳＫ変調の変調
周期（この例では１３３〜１６０μｓｅｃ）の２倍の時
間のなかでのドリフトの許容値であり、短期的に発振周
波数ｆ_OSCを１／３６＝２．８％以下のドリフトに抑え
ることはきわめて容易である。発振周波数ｆ_OSCが大幅
に高くバラついて１０倍になった場合でもその比率分、
短期的ドリフトへの要求は厳しくなるものの、まだまだ
十分達成可能なゆるい条件である。長期的ドリフトに関
しては順次新しいカウント結果をもとに比較判定するの
で問題がない。このため発振器ＯＳＣはＦＳＫ検波動作
に対し、発振周波数ｆ_OSCの安定度に関して特性上ほと
んど制約がない。このため集積回路内に容易に作り込
め、特に外付け部品を必要としない発振回路、たとえば
リングオシレータやマルチバイブレータを用いることが
出来る。

【００１５】以上、説明したように本発明によるＦＳＫ
検波回路では、入力信号の４周期分の間にカウンタ回路
４でカウントしたカウント結果を順次比較して、直前の
変調サイクルでの同じ位相でのカウント結果と有意差
（４以上）がなければ入力周波数の変化が無いことを検
出し、カウント結果に有意差以上の変化があれば変化内
容に応じた入力周波数の変化があったことを検出できて
いる。ここで、各カウント結果を直前のカウント結果と
比較せず、１変調周期前の値と比較するのは、変調サイ
クルの中で周波数の切り替わった直後のトランジェント
状態の入力信号に対するカウント結果と収束した後の状
態でのカウント値を比較しないためである。

【００１６】単に、各カウント値を直前のカウント値と
順次比較判定していってもＦＳＫ検波動作は可能であ
る。この場合は、トランジェント状態の入力信号をカウ
ントしたときの判定の応答が遅れることになるが変調周
期内に３回判定を行っているので必ず検出できる。

【００１７】図３に、本発明による、ＦＳＫ検波回路の
他の実施例を示す。図１に示した例に対し判定回路６で
検波不良を検出した場合に、検波不良信号をゲート信号
検出回路２の動作タイミング制御端子Ｔ₁にフィードバ
ックしてゲート信号検出回路２の動作タイミングを制御
し、４周期分の時間巾のゲート信号の間隔を一時的に強
制的に拡げられる様にしたものである。例えば、図２で
はｔ₂は２クロック分の幅を持つがこれを３〜４クロッ
ク分に伸ばす事により動作タイミングをずらすことがで
きる。図３に示した実施例でも、入力信号のＦＳＫ変調
サイクルがキャリア信号の１６サイクル分になっている
のは同じであるが、ＦＳＫ変調のトランジェントの部分
を検出してしまって動作がはっきりしない場合に同期関
係をずらすようにしたものである。図１の例では、１変
調周期の間に３回検出を行ってこの問題に対応していた
が、このように、積極的に動作タイミングをずらして最
適点を選択すれば、１変調周期の間の動作回数を減らせ
るので、消費電流を減らす効果がある。

【００１８】図４に本発明による、ＦＳＫ検波回路の更
に他の実施例を示す。図１に示した例に対し発振器ＯＳ
Ｃの発振周波数ｆ_OSCを大まかにではあるが調整出来る
様にしたものである。これは、発振器ＯＳＣの発振周波
数ｆ_OSCはＦＳＫ検波動作上からは（１）式を満たして
いれば良いものの高すぎると単に消費電流が大きくなっ
て不利であるため不必要に高すぎる分だけ大まかにでは
あるが自動的に制御出来る様にした例である。カウンタ
回路４のカウント値は先の実施例と同様にメモリ５と判
定回路６に供給されるが、さらに一方の入力に設定値が
入力された比較回路７の他方の入力端にも供給される。
この比較回路７の出力を発振器１の発振周波数制御端子
Ｔ₂にフィードバックしてカウント結果がほぼ設定値の
範囲に入る様に、発振器ＯＳＣの発振周波数ｆ_OSCを大
まかに制御している。

【００１９】発振器ＯＳＣの発振周波数ｆ_OSCを大まか
に制御する方法は例えば、電流制御型リングオシレータ
に対して動作電流を制御することで達成できる。また、
比較回路７でカウンタ回路４の出力を見て発振器ＯＳＣ
の発振周波数ｆ_OSCを大まかに合わせるために補正をか
けるにあたり、設定値の範囲を広くとっておけば発振器
ＯＳＣを調整するステップも粗くてよいが調整もおおま
かになる。逆に設定値の範囲を狭くするとこれに対応し
て発振器ＯＳＣを調整するステップも細かなステップに
しておかなければ成らない。但しその分細かな調整が可
能となる。本発明では、細かく調整しても特に大きな効
果は無いので設定範囲を広くとっても問題ない。また発
振器１の設計・製造も楽になる。

【００２０】図５に電流制御型リングオシレータの例を
示す。図５は電流制御型リングオシレータの例である。
図５において第１、２の電流制御端子Ｘ₁，Ｘ₂に印加
する制御電圧により発振周波数を制御している。以上、
説明した様に、図４の例は発振器ＯＳＣの発振周波数ｆ
_OSCを大まかにではあるが制御して消費電流を抑えた例
である。

【００２１】図６に、本発明による、ＦＳＫ検波回路の
更に別の実施例を示す。図１に示した例に対し発振器Ｏ
ＳＣの発振動作を、ゲート信号検出回路２からのゲート
信号で制御した例である。発振器１の発振開始を制御す
るトリガ端子にゲート信号検出回路２のゲート信号が入
力され、発振器１はゲート信号期間のみクロックを出力
することになる。この例では、発振器ＯＳＣの発振動作
を、入力信号に強制的に同期させることが出来るためカ
ウンタ回路４でのカウント値のずれ巾を±１から→＋０
／−１に減らせる。この結果として（１）式で与えらて
いた条件が緩くなって右辺の値が６から４に下げられる
効果がある。尚、本実施例の場合、発振器１はゲート信
号期間のみクロックを出力することになるのでゲート回
路３は省略することも可能である。

【００２２】図１の例の動作を説明した例に当てはめる
と発振器ＯＳＣの発振周波数ｆ_OSCを９００ｋＨｚから
６００ｋＨｚに下げられる効果がある。この様に、発振
器ＯＳＣの発振周波数ｆ_OSCを下げることが出来るので
消費電流をへらせる効果がある。

【００２３】図７に、本発明による、ＦＳＫ検波回路の
又別の例を示す。図７に示した例は、入力信号周波数が
ｆ_HIGHまたはｆ_LOWの一方が設定値以上連続せず、設定
された変調サイクル以上でみればほぼ発生確立が等しく
なるＦＳＫ変調信号の検波に最適な実施例である。図７
に於いては、入力端子Ｓより入力信号は第１、第２のゲ
ート信号検出回路１１，１３に印加され、発振器１の出
力は第１、第２のゲート回路１０，１２を介して、第
１、第２のカウンタ回路１４，１５のカウント入力端子
に印加される。第１、第２のゲート信号検出回路１１，
１３の出力はそれぞれ第１、第２のゲート回路１０，１
２の制御端子に接続され、第１、第２のカウンタ回路１
４，１５のカウント出力は共に、判定回路１６に印加さ
れている。ここで、第１のゲート信号検出回路１１では
入力信号の４周期分の時間幅のゲート信号Ｇ１を１周期
ないし２周期の間隔をあけて繰り返し検出している。こ
れは、図１に示した例と同様に入力信号のＦＳＫ変調周
期がキャリア信号の１６サイクル分になっていることに
対応して、入力信号１６サイクルで動作が繰り返す様に
なっているからである。

【００２４】一方、第２のゲート信号検出回路１３では
入力信号の６４周期分の時間幅のゲート信号を繰り返し
検出している。これは、図７に示した例は、ＦＳＫ変調
において３回以上同じ周波数が連続しない様に変調され
ている場合に対応した例であるので、変調周期で４回
分、即ち、入力信号で６４サイクル分を取り出せば必ず
１回は、ｆ_HIGH、ｆ_LOWの信号が入力されるため、ゲー
ト信号Ｇ１に対して１６×４＝６４ずらしたタイミング
でゲート信号Ｇ２を発生する為である。６４周期分ずれ
たゲート信号Ｇ１，Ｇ２を入力される第１、第２のカウ
ンタ回路１４，１５はそれぞれのゲート信号期間での発
振器１から供給されるクロックをカウントし、カウント
値を判定回路１６に供給する。判定回路１６は第１、第
２のカウンタ回路１４，１５のカウント値の大少を比較
し、その時点で入力されている信号がキャリア周波数の
高い側の周波数ｆ_HIGHか低い側の周波数ｆ_LOWかを判定
する。

【００２５】上記判定を可能にするため、発振器ＯＳＣ
の発振周波数ｆ_OSCは（２）式を満足する様に設定され
る。１６（ｆ_OSC／ｆ_LOW−ｆ_OSC／ｆ_HIGH）≧３３・・・（２）ここでｆ_OSCは発振器ＯＳＣの発振周波数ｆ_HIGHは入力信号がＦＳＫ変調を受けたキャリア周波数
の高い側の周波数ｆ_LOWは入力信号がＦＳＫ変調を受けたキャリア周波数
の低い側の周波数ここで、図７に示した例に数値例を挙げて説明する。ｆ_HIGH＝１２０ｋＨｚｆ_LOW＝１００ｋＨｚＮ＝４のときｆ_OSC＝１．５ＭＨｚとすることで（２）式の条件を満足できる。

【００２６】この場合ｆ_HIGHが入力されたときの第１の
カウンタ回路１４のカウント値は５０±１となりｆ
_LOWが入力されたときの第１のカウンタ回路１４のカウ
ント値は６０±１となり変調周期でｆ_HIGHが３回と
ｆ_LOWが１回入力されたときの第２のカウンタ回路１５
のカウント値は８４０±１・・・（３）となり、変調周期でｆ_HIGHが１回とｆ_LOWが３回入力さ
れたときの第２のカウンタ回路１５のカウント値は９２０±１・・・（４）となる。ここでカウンタ回路１４のカウント結果を４桁
を高くずらして読むと変調周期でｆ_HIGHが入力されたと
きの第１のカウンタ回路１４のカウント値は８００±１６・・・（５）となり、変調周期でｆ_LOWが入力されたときの第１のカ
ウンタ回路１４のカウント値は９６０±１６・・・（６）となる。よって第１のカウンタ回路１４のカウント値
（５）と第２のカウンタ回路１５のカウント値（３）に
はカウント値に２３以上の差があり、同じく第１のカウ
ンタ回路１４のカウント値（６）と第２のカウンタ回路
１５のカウント値（４）にはカウント値に２３以上の差
があるため判定が可能となっている。

【００２７】第１のカウンタ回路１４のカウント値
（５）と第２のカウンタ回路１５のカウント値（４）、
第１のカウンタ回路１４のカウント値（６）と第２のカ
ウンタ回路１５のカウント値（３）にはカウント値の間
はさらに開いているのでさらに容易に判定できる。

【００２８】さらに、発振器ＯＳＣの発振周波数ｆ_OSC
の短期的ドリフトに対してもカウンタ回路１４のカウン
ト値にして１回分（発振周波数にして１／６０＝１．７
％）以上の余裕がある。具体的には、入力信号のＦＳＫ
変調周期（この例では５６０〜６１３μｓｅｃ）の２倍
の時間のなかでのドリフトの許容値であり短期的に発振
周波数ｆ_OSCを１／６０＝１．７％以下のドリフトに抑
えることはきわめて容易である。

【００２９】発振周波数ｆ_OSCがバラついた場合でもそ
の比率分カウント値も変動するので（２）の条件を満た
しているかぎり問題にならない。長期的ドリフトに関し
ては順次新しいカウント結果をもとに比較判定するので
問題にならない。このため発信器ＯＳＣ検波動作に対
し、発信周波数ｆ_OSCの安定度に関して特性上ほとんど
制約がない。このため集積回路内に容易に作り込め、特
に外付け部品を必要としない発信回路、たとえばリング
オシレータやマルチバイブレータを用いることが出来
る。本実施例によれば、集積回路化においてＣＭＯＳプ
ロセスで構成が容易な回路で構成できるのでロジック回
路やメモリ回路と同時にワンチップ化しやすく成る。

【００３０】

【発明の効果】本発明による、ＦＳＫ検波回路は、以
上、説明したような構成、動作となっているため、集積
回路化においてＣＭＯＳプロセスで構成が容易な回路で
構成できるのでロジック回路やメモリ回路と同時にワン
チップ化しやすく、さらに調整箇所が無いので動作が安
定でコストを下げられる効果がある。

【図面の簡単な説明】

【図１】本発明によるＦＳＫ検波回路の例を示す図であ
る。

【図２】本発明によるＦＳＫ検波回路の動作を説明する
図である。

【図３】本発明によるＦＳＫ検波回路の他の実施例を示
す図である。

【図４】本発明によるＦＳＫ検波回路の更に他の実施例
を示す図である。

【図５】発振器の例を示す回路図である。

【図６】本発明によるＦＳＫ検波回路の更に他の実施例
を示す図である。

【図７】本発明によるＦＳＫ検波回路の更に他の実施例
を示す図である。

【図８】従来例を示す図である。

【符号の説明】

Ｓ入力端子ＯＳＣ，１発振器２ゲート回路３ゲート信号検出回路４カウンタ回路５メモリＤ_OUT，６判定回路ＭＩＸ₁，ＭＩＸ₂ ミキサ回路ＰＨ位相シフト回路ＬＰ₁，ＬＰ₂ ローパスフィルタＡＭＰ₁，ＡＭＰ₂ 波形整形回路

Claims

【特許請求の範囲】

【請求項１】異なる２つの周波数の信号の組み合わせ
によって２値データが表現された入力信号を検波するＦ
ＳＫ検波回路において、発振器と、前記発振器の出力をゲート信号に従って選択的にカウン
タ回路のカウント入力端子に供給するゲート回路と、前記入力信号の整数回のサイクル分の巾の前記ゲート信
号を出力するゲート信号検出回路と、前記カウンタ回路のカウント値に応じて、前記入力信号
がどちらの周波数の信号であるかを判定する判定手段と
を有することを特徴とするＦＳＫ検波回路。
【請求項２】請求項１において、前記発振器の発信周波数は、前記入力信号の２つの周波
数よりも少なくとも２倍以上の周波数であり、前記ゲート信号検出回路は前記発振器の出力信号の整数
回のサイクル分の巾のゲート信号を出力することを特徴
とするＦＳＫ検波回路。
【請求項３】請求項１において、前記発振器は前記ゲ
ート信号検出回路の出力に同期してＯＮ−ＯＦＦ制御さ
れることを特徴とするＦＳＫ検波回路。
【請求項４】請求項１において、前記ゲート信号検出
回路の検出動作のタイミングをずらす手段を備えたこと
を特徴とするＦＳＫ検波回路。
【請求項５】発振器と、前記発振器とそれぞれ第１、第２のゲート回路を介して
接続された第１、第２のカウンタ回路と、入力信号のＮ回（Ｎは整数）サイクル分の巾のゲート信
号を前記第１のカウンタ回路に出力する第１のゲート信
号検出回路と、入力信号のＭ回（ＭはＮと異なる整数）サイクル分の巾
のゲート信号を前記第２のカウンタ回路に出力する第２
のゲート信号検出回路と、前記第１、第２のカウンタ回路の出力の比較を行う比較
手段、を備えたＦＳＫ検波回路。
【請求項６】請求項５において、前記第１、若しくは
第２のカウンタ回路に所定のオフセット値を設定し、こ
のオフセット値よりカウントを開始させることを特徴と
するＦＳＫ検波回路。
【請求項７】請求項５において、前記第１、第２のゲート信号検出回路はゲート信号のパ
ルス巾を設定した時間だけ変更する手段を備えたことを
特徴とするＦＳＫ検波回路。
【請求項８】請求項１、２、３、４、５、６又は７に
おいて、カウンタ回路のカウント結果により発振器の発
振周波数を調節する機能を備えたことを特徴とするＦＳ
Ｋ検波回路。
【請求項９】請求項１、２、３、４、５、６又は７に
おいて、ゲート信号検出回路で検出しているゲート信号のＯＮ−
ＯＦＦを繰り返す動作周期に対応する入力信号のサイク
ル数が、ＦＳＫ変調を受けた入力信号の変調周期に対す
るキャリア信号のサイクル数と同じか整数分の１回分に
なっていることを特徴とするＦＳＫ検波回路。
【請求項１０】請求項５において、前記第１のゲート
信号検出回路で検出しているゲート信号に対する入力信
号のサイクル数が、ＦＳＫ変調を受けた入力信号の変調
周期の１サイクルに対するキャリア信号のサイクル数の
整数分の１回分に設定され、前記第２のゲート信号検出
回路で検出しているゲート信号に対する入力信号のサイ
クル数が、ＦＳＫ変調を受けた入力信号の変調周期の１
サイクルに対するキャリア信号のサイクル数の整数倍分
に設定されていることを特徴とするＦＳＫ検波回路。
【請求項１１】請求項１において、前記判定手段は前
記カウンタ回路のカウント結果のうち上位の方の桁の結
果を利用して判定を行うことを特徴とするＦＳＫ検波回
路。
【請求項１２】請求項５において、前記比較手段は前
記第１、第２のカウンタ回路のカウント結果のうち上位
の方の桁の比較を行うことを特徴とするＦＳＫ検波回
路。