JP2020043408A - Ad変換回路 - Google Patents
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Abstract
Description
請求項2にかかる発明は、請求項1に記載のAD変換回路において、前記第2遅延回路の前記遅延素子は、可変抵抗又は可変キャパシタであることを特徴とする。
請求項3にかかる発明は、請求項1又は2に記載のAD変換回路において、一方の入力端子と出力端子が接続される2入力の第2ゲート回路が前記第1リング発振回路のループ内に挿入接続されるとともに、一方の入力端子と出力端子が接続される2入力の第3ゲート回路が前記第2リング発振回路のループ内に挿入接続され、前記第2ゲート回路の他方の入力端子と前記第3ゲート回路の他方の入力端子が前記トリガ入力端子に接続され、前記トリガ入力端子に入力するトリガ信号によって前記第2及び第3ゲート回路がゲートを開くことで前記第1及び第2リング発振回路が発振動作を開始することを特徴とする。
請求項4にかかる発明は、請求項3に記載のAD変換回路において、前記第2及び第3ゲート回路は、NAND回路、AND回路、NOR回路、又はOR回路であることを特徴とする。
図1に本発明の第1実施例のAD変換回路100を示し、図3にその動作波形を示す。101はトリガ信号TRGが入力するトリガ入力端子、102はディジタルデータDOUTの出力端子である。
で与えられる。Ksw=0.5となるように電圧Vt、VDDを設定すると、発振周期T1、T2は、
となる。発振周期T1の第1リング発振回路10を基準側として、抵抗R1とキャパシタC1を固定値とする。また、発振周期T2の第2リング発振回路20をセンサ側として、抵抗R2を固定値、可変キャパシタC2を物理現象によって容量値が変化するものとする。これによって、第1リング発振回路10、20の発振周期T1、T2に差を持たせることができる。
が成立するNサイクル目(データN)で、DFF回路32のQ端子のノードN4が“L”から“H”に反転する。つまり、ノードN1のパルス信号のエッジでノードN2のパルス信号をラッチした結果が、Nサイクル目において、前回の結果と異なった結果となり、ノードN4が“L”から“H”に変化する。
になるように、第1リング発振回路10の発振周期T1を設定しておけばよい。このときはカウンタ60の最大ビット数をnにしておく。
図2に第2実施例のAD変換回路100Aを示す。この実施例は、図1で説明した第1リング発振回路20を、第2遅延回路27の抵抗R2を可変抵抗R2AとしキャパシタC2を固定キャパシタC2Aにした第2遅延回路27Aに変更した第1リング発振回路20Aにしている。可変抵抗R2Aは所定の物理現象の検出結果に応じてその抵抗値が変化するセンサ(例えばサーミスタ、Cdsセル等)で構成される。また、図1で説明したラッチ回路30を、“L”エッジ型のCK端子を有するDFF回路31Aと“H”エッジ型のCK端子を有するDFF回路32Aを使用するラッチ回路30Aに変更している。さらに、NOR回路40をOR回路40Aに変更し、カウンタ60を“L”エッジ型のカウンタ60Aに変更している。図4にその動作波形図を示す。この波形図では、ノードN1、N2、N3、N4が“L”に、ノードN5、N6が“H”に初期化されている。この変換回路100Aの動作は第1実施例のAD変換回路100とほぼ同様であるのでその説明は省略する。
なお、第1及び第2実施例において、第1リング発振回路10のNAND回路16と第2リング発振回路20のNAND回路26は、それぞれAND回路に置き換え、インバータ11〜15のいずれか1つを削除するか1つ増やし、インバータ21〜25のいずれか1つを削除するか1つ増やしてもよい。
10:第1リング発振回路、11〜15:インバータ、16:NAND回路、17:第1遅延回路
20:第2リング発振回路、21〜25:インバータ、26:NAND回路、27:第2遅延回路
30:ラッチ回路、31、31A、32、32A:DFF回路
40:NOR回路、40A:OR回路
50:インバータ
60、60A:カウンタ
Claims (4)
- 第1遅延回路をループ内に備え第1パルス信号を発振する第1リング発振回路と、第2遅延回路をループ内に備え第2パルス信号を発振する第2リング発振回路と、前記第1リング発振回路と前記第2リング発振回路の発振動作を同時に開始させるトリガ信号が入力するトリガ入力端子と、前記第1パルス信号の“H”又は“L”の一方のエッジで前記第2パルス信号をラッチするラッチ回路と、該ラッチ回路のラッチした結果に応じて前記第1パルス信号の通過を制御する第1ゲート回路と、該ゲート回路を通過した前記第1パルス信号をカウントするカウンタとを備え、
前記ラッチ回路は、前記第1パルス信号の前記エッジで前記第2パルス信号をラッチした結果が直前にラッチした結果から変化したとき前記第1ゲート回路を遮断し、
前記第2遅延回路は、所定の物理現象の検出結果により値が変化する遅延素子を有することを特徴とするAD変換回路。 - 請求項1に記載のAD変換回路において、
前記第2遅延回路の前記遅延素子は、可変抵抗又は可変キャパシタであることを特徴とするAD変換回路。 - 請求項1又は2に記載のAD変換回路において、
一方の入力端子と出力端子が接続される2入力の第2ゲート回路が前記第1リング発振回路のループ内に挿入接続されるとともに、一方の入力端子と出力端子が接続される2入力の第3ゲート回路が前記第2リング発振回路のループ内に挿入接続され、前記第2ゲート回路の他方の入力端子と前記第3ゲート回路の他方の入力端子が前記トリガ入力端子に接続され、前記トリガ入力端子に入力するトリガ信号によって前記第2及び第3ゲート回路がゲートを開くことで前記第1及び第2リング発振回路が発振動作を開始することを特徴とするAD変換回路。 - 請求項3に記載のAD変換回路において、
前記第2及び第3ゲート回路は、NAND回路、AND回路、NOR回路、又はOR回路であることを特徴とするAD変換回路。
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JP2003254992A (ja) * | 2002-03-04 | 2003-09-10 | Denso Corp | 物理量検出回路 |
US20100164583A1 (en) * | 2008-12-29 | 2010-07-01 | Ker-Min Chen | Method and System for Setup/Hold Characterization in Sequential Cells |
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