JPH0441375Y2 - - Google Patents
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- Publication number
- JPH0441375Y2 JPH0441375Y2 JP14286086U JP14286086U JPH0441375Y2 JP H0441375 Y2 JPH0441375 Y2 JP H0441375Y2 JP 14286086 U JP14286086 U JP 14286086U JP 14286086 U JP14286086 U JP 14286086U JP H0441375 Y2 JPH0441375 Y2 JP H0441375Y2
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- JP
- Japan
- Prior art keywords
- output
- hold
- flop
- flip
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案はマイクロコンピユータのホールド制御
回路に関し、特に、ホールド解除した後の誤動作
を防止する回路に関する。
回路に関し、特に、ホールド解除した後の誤動作
を防止する回路に関する。
(ロ) 従来の技術
一般にマイクロコンピユータにはホールド命令
が備えられており、プログラムの途中に挿入され
たホールド命令が実行されたとき、マイクロコン
ピユータの動作を制御するシステムクロツクの発
生を止めて、待機状態にすることにより、消費電
力を低減している。
が備えられており、プログラムの途中に挿入され
たホールド命令が実行されたとき、マイクロコン
ピユータの動作を制御するシステムクロツクの発
生を止めて、待機状態にすることにより、消費電
力を低減している。
第３図は従来のマイクロコンピユータのホール
ド制御回路の回路図である。図に於いて、１はホ
ールド状態を記憶するフリツプフロツプであり、
ホールド命令が実行されたときに出力されるマイ
クロインストラクシヨン信号Ｉ，HOLD及びシ
ステムクロツクCP３が印加されたANDゲート２
によりセツトされ、ホールド解除信号Ｒ，
HOLDの発生を保持するＤ−FF３の出力でリセ
ツトされる。４は基準クロツクパルスを分周する
分周回路５からの出力に基いてシステムクロツク
CP１，CP２，CP３，及び、CP４を作成するク
ロツクジエネレータである。６はコンデンサ７と
インバータ８，９，１０から成る遅延回路であ
り、その出力はクロツクジエネレータ４
のNANDゲート１１に印加されシステムクロツ
クCP１，CP２，CP３，及び、CP４の発生を制
御する。１２は命令を記憶するROMであり、シ
ステムクロツクCP３のタイミングで命令を読み
出すためのプリチヤージが為される。１３は
ROM１２から読み出された命令を保持するイン
ストラクシヨンレジスタであり、システムクロツ
クCP１で制御される。１４は、インストラクシ
ヨンレジスタ１３に保持された命令を解読しマイ
クロインストラクシヨンμIを出力するインストラ
クシヨンデコーダであり、システムクロツクCP
１でプリチヤージが為される。
ド制御回路の回路図である。図に於いて、１はホ
ールド状態を記憶するフリツプフロツプであり、
ホールド命令が実行されたときに出力されるマイ
クロインストラクシヨン信号Ｉ，HOLD及びシ
ステムクロツクCP３が印加されたANDゲート２
によりセツトされ、ホールド解除信号Ｒ，
HOLDの発生を保持するＤ−FF３の出力でリセ
ツトされる。４は基準クロツクパルスを分周する
分周回路５からの出力に基いてシステムクロツク
CP１，CP２，CP３，及び、CP４を作成するク
ロツクジエネレータである。６はコンデンサ７と
インバータ８，９，１０から成る遅延回路であ
り、その出力はクロツクジエネレータ４
のNANDゲート１１に印加されシステムクロツ
クCP１，CP２，CP３，及び、CP４の発生を制
御する。１２は命令を記憶するROMであり、シ
ステムクロツクCP３のタイミングで命令を読み
出すためのプリチヤージが為される。１３は
ROM１２から読み出された命令を保持するイン
ストラクシヨンレジスタであり、システムクロツ
クCP１で制御される。１４は、インストラクシ
ヨンレジスタ１３に保持された命令を解読しマイ
クロインストラクシヨンμIを出力するインストラ
クシヨンデコーダであり、システムクロツクCP
１でプリチヤージが為される。
(ハ) 考案が解決しようとする問題点
しかしながら、第３図に示されたホールド制御
回路では、ホールド命令が実行された直後にホー
ルド解除信号Ｒ，HOLDが発生すると、誤動作
する欠点があつた。その原因を第４図を参照して
説明する。第４図に示す如く、マイクロインスト
ラクシヨンＩ，HOLDが“１”の状態でシステ
ムクロツクCP３が“１”になるとANDゲート２
及びフリツプフロツプ１の反転等の遅延による時
間Ａだけ遅れて信号CSTOPが“１”となる。更
に、遅延回路６のコンデンサ７とインバータ９の
スレツシヨルドによつて遅延されて信号
が時間Ｂ遅れて“０”になる。この信号
＝“０”によりNANDゲート１１の素子遅延分Ｃ
遅れてシステムクロツクCP１〜CP４が“１”と
なり、また、システムクロツクCP１＝“１”とな
ることによつて発生するインストラクシヨンデコ
ーダ１４のプリチヤージクロツクPCHは、イン
バータ１５の遅延分Ｄ遅れて“０”となる。この
とき、システムクロツクCP１によりインストラ
クシヨンレジスタ１３からの出力が禁止され、そ
の出力が完全に消滅してからのインストラクシヨ
ンデコーダ１４のプリチヤージが開始される。し
かし、ホールド命令の実行直後にホールド解除信
号Ｒ，HOLDが発生するとフリツプフロツプ１
が反転して信号CSTOPが“０”となり、遅延回
路６の出力が時間B′遅れて“１”とな
り、更に、NANDゲート１１の遅延分C′遅れて
システムクロツクCP１が“０”となる。また、
プリチヤージクロツクPCHも時間D′遅れて“１”
となるため、プリチヤージ期間はTPCHと短縮され
てしまう。このプリチヤージ期間TPCHでは、イン
ストラクシヨンデコーダ１４のダイナミツク
NANDROM（FET１６，１７，１８で構成され
る。）のセツトアツプが十分確保されず、誤つた
マイクロインストラクシヨン信号を発生してしま
うのである。
回路では、ホールド命令が実行された直後にホー
ルド解除信号Ｒ，HOLDが発生すると、誤動作
する欠点があつた。その原因を第４図を参照して
説明する。第４図に示す如く、マイクロインスト
ラクシヨンＩ，HOLDが“１”の状態でシステ
ムクロツクCP３が“１”になるとANDゲート２
及びフリツプフロツプ１の反転等の遅延による時
間Ａだけ遅れて信号CSTOPが“１”となる。更
に、遅延回路６のコンデンサ７とインバータ９の
スレツシヨルドによつて遅延されて信号
が時間Ｂ遅れて“０”になる。この信号
＝“０”によりNANDゲート１１の素子遅延分Ｃ
遅れてシステムクロツクCP１〜CP４が“１”と
なり、また、システムクロツクCP１＝“１”とな
ることによつて発生するインストラクシヨンデコ
ーダ１４のプリチヤージクロツクPCHは、イン
バータ１５の遅延分Ｄ遅れて“０”となる。この
とき、システムクロツクCP１によりインストラ
クシヨンレジスタ１３からの出力が禁止され、そ
の出力が完全に消滅してからのインストラクシヨ
ンデコーダ１４のプリチヤージが開始される。し
かし、ホールド命令の実行直後にホールド解除信
号Ｒ，HOLDが発生するとフリツプフロツプ１
が反転して信号CSTOPが“０”となり、遅延回
路６の出力が時間B′遅れて“１”とな
り、更に、NANDゲート１１の遅延分C′遅れて
システムクロツクCP１が“０”となる。また、
プリチヤージクロツクPCHも時間D′遅れて“１”
となるため、プリチヤージ期間はTPCHと短縮され
てしまう。このプリチヤージ期間TPCHでは、イン
ストラクシヨンデコーダ１４のダイナミツク
NANDROM（FET１６，１７，１８で構成され
る。）のセツトアツプが十分確保されず、誤つた
マイクロインストラクシヨン信号を発生してしま
うのである。
(ニ) 問題点を解決するための手段
本考案は、上述した点に鑑みて創作されたもの
であり、ホールド命令の実行によつてセツトされ
ホールド解除信号の発生に基いてリセツトされる
フリツプフロツプの出力に、セツト時よりリセツ
ト時の遅延時間が長い遅延回路を設け、該遅延回
路の出力でクロツクジエネレータのパルス発生を
制御するようにしたものである。
であり、ホールド命令の実行によつてセツトされ
ホールド解除信号の発生に基いてリセツトされる
フリツプフロツプの出力に、セツト時よりリセツ
ト時の遅延時間が長い遅延回路を設け、該遅延回
路の出力でクロツクジエネレータのパルス発生を
制御するようにしたものである。
(ホ) 作用
上述の手段によれば、ホールド命令が実行され
た直後にホールド解除信号が発生した場合でも、
フリツプフロツプがリセツトされることによる出
力変化は、遅延回路により十分遅延されるため、
プリチヤージクロツクPHCが終了するまでの時
間が長くなり、インストラクシヨンデコーダのプ
リチヤージが十分に為されるようになる。
た直後にホールド解除信号が発生した場合でも、
フリツプフロツプがリセツトされることによる出
力変化は、遅延回路により十分遅延されるため、
プリチヤージクロツクPHCが終了するまでの時
間が長くなり、インストラクシヨンデコーダのプ
リチヤージが十分に為されるようになる。
(ヘ) 実施例
第１図は本考案の実施例を示す回路図である。
図に於いて、第３図と同じものには同一番号を付
している。１はホールド状態を記憶するフリツプ
フロツプであり、マイクロインストラクシヨン
Ｉ，HOLDが出力された状態で出力されるシス
テムクロツクCP３のタイミングでセツトされ、
ホールド解除信号Ｒ，HOLDの発生を保持する
Ｄ−FF３の出力でリセツトされる。４は基準ク
ロツクパルスを分周する分周回路５からの出力に
基いてシステムクロツクCP１〜CP４を作成する
クロツクジエネレータである。１９はコンデンサ
２１とシユミツトインバータ２２及びインバータ
２０，２３で構成された遅延回路であり、その出
力はクロツクジエネレータ４のNANDゲ
ート１１に印加される。１２は命令を記憶する
ROM，１３はROM１２から読み出された命令
を保持するインストラクシヨンレジスタ、１４
は、インストラクシヨンレジスタ１３に保持され
た命令を解読するインストラクシヨンデコーダで
ある。
図に於いて、第３図と同じものには同一番号を付
している。１はホールド状態を記憶するフリツプ
フロツプであり、マイクロインストラクシヨン
Ｉ，HOLDが出力された状態で出力されるシス
テムクロツクCP３のタイミングでセツトされ、
ホールド解除信号Ｒ，HOLDの発生を保持する
Ｄ−FF３の出力でリセツトされる。４は基準ク
ロツクパルスを分周する分周回路５からの出力に
基いてシステムクロツクCP１〜CP４を作成する
クロツクジエネレータである。１９はコンデンサ
２１とシユミツトインバータ２２及びインバータ
２０，２３で構成された遅延回路であり、その出
力はクロツクジエネレータ４のNANDゲ
ート１１に印加される。１２は命令を記憶する
ROM，１３はROM１２から読み出された命令
を保持するインストラクシヨンレジスタ、１４
は、インストラクシヨンレジスタ１３に保持され
た命令を解読するインストラクシヨンデコーダで
ある。
本考案の特徴は、フリツプフロツプ１の出力に
遅延回路１９を設けた点にある。遅延回路１９
は、MOS容量等によつて作られたコンデンサ２
１とスレツシヨルド電圧VtL及びVtHを有するシユ
ミツトインバータ２２から構成され、フリツプフ
ロツプ１がセツトされたときには、インバータ２
０の出力がコンデンサ２１により徐々に低下し、
低い方のスレツシヨルド電圧VtLとなつたとき、
出力が“０”となり、一方、フリツプフ
ロツプ１がリセツトされたときには、インバータ
２０の出力がコンデンサ２１により徐々に立ち上
がり高い方のスレツシヨルド電圧VtHとなつたと
きに出力が“１”となる。即ち、シユミ
ツトインバータ２２のヒステリシス幅だけ出力
CSTOPの立ち上がり時間が長くなるのである。
遅延回路１９を設けた点にある。遅延回路１９
は、MOS容量等によつて作られたコンデンサ２
１とスレツシヨルド電圧VtL及びVtHを有するシユ
ミツトインバータ２２から構成され、フリツプフ
ロツプ１がセツトされたときには、インバータ２
０の出力がコンデンサ２１により徐々に低下し、
低い方のスレツシヨルド電圧VtLとなつたとき、
出力が“０”となり、一方、フリツプフ
ロツプ１がリセツトされたときには、インバータ
２０の出力がコンデンサ２１により徐々に立ち上
がり高い方のスレツシヨルド電圧VtHとなつたと
きに出力が“１”となる。即ち、シユミ
ツトインバータ２２のヒステリシス幅だけ出力
CSTOPの立ち上がり時間が長くなるのである。
その動作を第２図の波形図に示す。第２図に於
いて、ホールド命令が実行されて、そのマイクロ
インストラクシヨンＩ，HOLDが出力されてい
るときシステムクロツクCP３が立ち上がると、
フリツプフロツプ１はセツトされ、その遅延Ａだ
け遅れて出力CSTOPが“１”となる。出力
CSTOPが“１”となると、インバータ２０の出
力は徐々に低下しスレツシヨルド電圧VtLになつ
たとき、出力が“０”となる。この遅延
はＢで示される。更に、システムクロツクCP１
〜CP４は、時間Ｃだけ遅れて“１”となり、プ
リチヤージクロツクジPCHは更に時間Ｄだけ遅
れて“０”となる。そこで、ホールド命令実行直
後にホールド解除信号Ｒ，HOLDが発生すると、
フリツプフロツプ１がリセツトされ、出力
CSTOPが“０”となり、インバータ２０の出力
は徐々に上昇する。そして、スレツシヨルド電圧
VtHとなつたとき、出力が“１”となり、
時間C′遅れてシステムクロツクCP１が“０”と
なる。従つて、プリチヤージクロツクPCHは、
時間D′遅れて“１”となるため、プリチヤージ
期間TPCHは十分長いものとなり、インストラクシ
ヨンデコーダ１４のダイナミツクNANDROM
（FET１６，１７，１８で構成される。）のセツ
トアツプが確保される。
いて、ホールド命令が実行されて、そのマイクロ
インストラクシヨンＩ，HOLDが出力されてい
るときシステムクロツクCP３が立ち上がると、
フリツプフロツプ１はセツトされ、その遅延Ａだ
け遅れて出力CSTOPが“１”となる。出力
CSTOPが“１”となると、インバータ２０の出
力は徐々に低下しスレツシヨルド電圧VtLになつ
たとき、出力が“０”となる。この遅延
はＢで示される。更に、システムクロツクCP１
〜CP４は、時間Ｃだけ遅れて“１”となり、プ
リチヤージクロツクジPCHは更に時間Ｄだけ遅
れて“０”となる。そこで、ホールド命令実行直
後にホールド解除信号Ｒ，HOLDが発生すると、
フリツプフロツプ１がリセツトされ、出力
CSTOPが“０”となり、インバータ２０の出力
は徐々に上昇する。そして、スレツシヨルド電圧
VtHとなつたとき、出力が“１”となり、
時間C′遅れてシステムクロツクCP１が“０”と
なる。従つて、プリチヤージクロツクPCHは、
時間D′遅れて“１”となるため、プリチヤージ
期間TPCHは十分長いものとなり、インストラクシ
ヨンデコーダ１４のダイナミツクNANDROM
（FET１６，１７，１８で構成される。）のセツ
トアツプが確保される。
(ト) 考案の効果
上述の如く本考案によれば、ホールド命令実行
直後にホールド解除が為されても誤動作が防止さ
れ、信頼性の高いマイクロコンピユータが得られ
る利点を有している。
直後にホールド解除が為されても誤動作が防止さ
れ、信頼性の高いマイクロコンピユータが得られ
る利点を有している。
第１図は本考案の実施例を示す回路図、第２図
は第１図に示された実施例の動作を示す図、第３
図は従来例を示す回路図、第４図は第３図の回路
の動作を示す図である。 １……フリツプフロツプ、４……クロツクジエ
ネレータ、１９……遅延回路、１２……ROM、
１３……インストラクシヨンレジスタ、１４……
インストラクシヨンデコーダ。
は第１図に示された実施例の動作を示す図、第３
図は従来例を示す回路図、第４図は第３図の回路
の動作を示す図である。 １……フリツプフロツプ、４……クロツクジエ
ネレータ、１９……遅延回路、１２……ROM、
１３……インストラクシヨンレジスタ、１４……
インストラクシヨンデコーダ。
Claims (1)
- 基準クロツクパルスに基いて復数のシステムク
ロツクを作成するクロツクジエネレータと、ホー
ルド命令の実行時にセツトされ外部要因等によつ
て発生するホールド解除信号に基いてリセツトさ
れるフリツプフロツプとを備え、該フリツプフロ
ツプの出力により前記クロツクジエネレータのパ
ルス発生を制御するマイクロコンピユータのホー
ルド制御回路に於いて、前記フリツプフロツプの
セツト時よりリセツト時の遅延時間が長い遅延回
路を前記フリツプフロツプの出力に接続し、該遅
延回路の出力で前記クロツクジエネレータを制御
することを特徴としたマイクロコンピユータのホ
ールド制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14286086U JPH0441375Y2 (ja) | 1986-09-17 | 1986-09-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14286086U JPH0441375Y2 (ja) | 1986-09-17 | 1986-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348232U JPS6348232U (ja) | 1988-04-01 |
| JPH0441375Y2 true JPH0441375Y2 (ja) | 1992-09-29 |
Family
ID=31051994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14286086U Expired JPH0441375Y2 (ja) | 1986-09-17 | 1986-09-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441375Y2 (ja) |
-
1986
- 1986-09-17 JP JP14286086U patent/JPH0441375Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348232U (ja) | 1988-04-01 |
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