JPS6348232U - - Google Patents
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- Publication number
- JPS6348232U JPS6348232U JP14286086U JP14286086U JPS6348232U JP S6348232 U JPS6348232 U JP S6348232U JP 14286086 U JP14286086 U JP 14286086U JP 14286086 U JP14286086 U JP 14286086U JP S6348232 U JPS6348232 U JP S6348232U
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- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- clock generator
- circuit
- Prior art date
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- Granted
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- 238000010586 diagram Methods 0.000 description 5
Description
第１図は本考案の実施例を示す回路図、第２図
は第１図に示された実施例の動作を示す図、第３
図は従来例を示す回路図、第４図は第３図の回路
の動作を示す図である。 １……フリツプフロツプ、４……クロツクジエ
ネレータ、１９……遅延回路、１２……ＲＯＭ、
１３……インストラクシヨンレジスタ、１４……
インストラクシヨンデコーダ。
は第１図に示された実施例の動作を示す図、第３
図は従来例を示す回路図、第４図は第３図の回路
の動作を示す図である。 １……フリツプフロツプ、４……クロツクジエ
ネレータ、１９……遅延回路、１２……ＲＯＭ、
１３……インストラクシヨンレジスタ、１４……
インストラクシヨンデコーダ。
Claims (1)
- 基準クロツクパルスに基いて複数のシステムク
ロツクを作成するクロツクジエネレータと、ホー
ルド命令の実行時にセツトされ外部要因等によつ
て発生するホールド解除信号に基いてリセツトさ
れるフリツプフロツプとを備え、該フリツプフロ
ツプの出力により前記クロツクジエネレータのパ
ルス発生を制御するマイクロコンピユータのホー
ルド制御回路に於いて、前記フリツプフロツプの
セツト時よりリセツト時の遅延時間が長い遅延回
路を前記フリツプフロツプの出力に接続し、該遅
延回路の出力で前記クロツクジエネレータを制御
することを特徴とするマイクロコンピユータのホ
ールド制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14286086U JPH0441375Y2 (ja) | 1986-09-17 | 1986-09-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14286086U JPH0441375Y2 (ja) | 1986-09-17 | 1986-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348232U true JPS6348232U (ja) | 1988-04-01 |
| JPH0441375Y2 JPH0441375Y2 (ja) | 1992-09-29 |
Family
ID=31051994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14286086U Expired JPH0441375Y2 (ja) | 1986-09-17 | 1986-09-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441375Y2 (ja) |
-
1986
- 1986-09-17 JP JP14286086U patent/JPH0441375Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441375Y2 (ja) | 1992-09-29 |