JPS6189914U - - Google Patents

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JPS6189914U
JPS6189914U JP17142984U JP17142984U JPS6189914U JP S6189914 U JPS6189914 U JP S6189914U JP 17142984 U JP17142984 U JP 17142984U JP 17142984 U JP17142984 U JP 17142984U JP S6189914 U JPS6189914 U JP S6189914U
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JP
Japan
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switch
latch circuit
circuit
signal
state
Prior art date
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Pending
Application number
JP17142984U
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Description

【図面の簡単な説明】
図面は本考案の一実施例を示すもので、第１図
は回路構成を示すブロツク図、第２図は第１図に
おけるマルチプレクサ１２の詳細を示す回路図、
第３図は第１図におけるマルチプレクサ１４の詳
細を示す回路図、第４図は動作を説明するための
タイミングチヤートである。 １１……ＣＰＵ、１２……マルチプレクサ、１
３……オートクリア回路、１４……マルチプレク
サ、１５，１６，１７，１８……フリツプフロツ
プ、１９……オン／オフスイツチ。

Claims (1)

    【実用新案登録請求の範囲】
  1. オン／オフスイツチと、このオン／オフスイツ
    チのオン操作によりセツトされるラツチ回路と、
    上記オン／オフスイツチのオン信号あるいはオフ
    信号が一定時間以上継続した場合にその状態を検
    出する手段と、この手段の出力信号に基づいて上
    記ラツチ回路をセツト状態あるいはリセツト状態
    に保持する手段と、上記ラツチ回路の出力に従つ
    て電源をオン／オフするスイツチ回路とを具備し
    たことを特徴とする電源制御回路。
JP17142984U 1984-11-12 1984-11-12 Pending JPS6189914U (ja)

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JP17142984U JPS6189914U (ja) 1984-11-12 1984-11-12

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JP17142984U JPS6189914U (ja) 1984-11-12 1984-11-12

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JPS6189914U true JPS6189914U (ja) 1986-06-11

Family

ID=30729114

Family Applications (1)

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JP17142984U Pending JPS6189914U (ja) 1984-11-12 1984-11-12

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