JPH04328624A - アナログ・ディジタル混在集積回路 - Google Patents
アナログ・ディジタル混在集積回路Info
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- JPH04328624A JPH04328624A JP3098823A JP9882391A JPH04328624A JP H04328624 A JPH04328624 A JP H04328624A JP 3098823 A JP3098823 A JP 3098823A JP 9882391 A JP9882391 A JP 9882391A JP H04328624 A JPH04328624 A JP H04328624A
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- JP
- Japan
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- analog
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- clock signal
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000011112 process operation Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000010977 unit operation Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号を処理する
回路とディジタル信号を処理する回路とが混在したアナ
ログ・ディジタル混在集積回路に関する。
回路とディジタル信号を処理する回路とが混在したアナ
ログ・ディジタル混在集積回路に関する。
【０００２】
【従来の技術】図５は従来のアナログ・ディジタル混在
集積回路の一例を示したブロック図である。アナログ信
号を処理してディジタル信号に変換するアナログ部１と
、このディジタル信号の処理を行うディジタル部３とが
信号線２により結ばれており、アナログ部１に対して動
作クロック信号４Ａを、ディジタル部３に動作クロック
信号４Ｄをそれぞれ供給するクロック信号生成部４が設
けられている。また、アナログ部１にはアナログ入力信
号線５が接続されている。
集積回路の一例を示したブロック図である。アナログ信
号を処理してディジタル信号に変換するアナログ部１と
、このディジタル信号の処理を行うディジタル部３とが
信号線２により結ばれており、アナログ部１に対して動
作クロック信号４Ａを、ディジタル部３に動作クロック
信号４Ｄをそれぞれ供給するクロック信号生成部４が設
けられている。また、アナログ部１にはアナログ入力信
号線５が接続されている。
【０００３】このような回路構成において、クロック信
号生成部４はアナログ部動作クロック信号４Ａとディジ
タル部動作クロック信号４Ｄとを常に供給しており、ア
ナログ部１が処理動作中であってもディジタル部動作ク
ロック信号４Ｄはディジタル部３に常に供給されてディ
ジタル部３の処理動作が行なわれるような構成となって
いる。
号生成部４はアナログ部動作クロック信号４Ａとディジ
タル部動作クロック信号４Ｄとを常に供給しており、ア
ナログ部１が処理動作中であってもディジタル部動作ク
ロック信号４Ｄはディジタル部３に常に供給されてディ
ジタル部３の処理動作が行なわれるような構成となって
いる。
【０００４】
【発明が解決しようとする課題】このような従来のアナ
ログ・ディジタル混在集積回路においては、アナログ部
処理動作中にもディジタル部への動作クロック信号が供
給されてディジタル部の動作が行なわれている。このた
め、ディジタル部で発生するディジタル雑音がアナログ
部の処理に影響を与え、アナログ部の処理精度を低下さ
せるという問題点があった。
ログ・ディジタル混在集積回路においては、アナログ部
処理動作中にもディジタル部への動作クロック信号が供
給されてディジタル部の動作が行なわれている。このた
め、ディジタル部で発生するディジタル雑音がアナログ
部の処理に影響を与え、アナログ部の処理精度を低下さ
せるという問題点があった。
【０００５】この場合、精度が低下したアナログ部でデ
ィジタル信号に変換されたディジタル信号を用いてディ
ジタル部での信号処理を行った場合、何らかの補正が必
要となってくる。しかしアナログ部からのアナログ・デ
ィジタル変換データが多くなってくると、この補正に要
する時間も多くなってしまうという問題点もあった。
ィジタル信号に変換されたディジタル信号を用いてディ
ジタル部での信号処理を行った場合、何らかの補正が必
要となってくる。しかしアナログ部からのアナログ・デ
ィジタル変換データが多くなってくると、この補正に要
する時間も多くなってしまうという問題点もあった。
【０００６】本発明は上述した問題点を解消するために
なされたもので、アナログ部の処理精度を向上させたア
ナログ・ディジタル混在集積回路を提供することを目的
とする。
なされたもので、アナログ部の処理精度を向上させたア
ナログ・ディジタル混在集積回路を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明はアナログ信号を
処理してディジタル信号に変換するアナログ部と、前記
ディジタル信号の処理を行うディジタル部と、前記アナ
ログ部と前記ディジタル部とに動作クロック信号を供給
するクロック信号生成部とを具備したアナログ・ディジ
タル混在集積回路において、前記アナログ部の動作中に
は前記ディジタル部に供給される動作クロックを停止さ
せるクロック停止手段を設けたことを特徴とするもので
ある。
処理してディジタル信号に変換するアナログ部と、前記
ディジタル信号の処理を行うディジタル部と、前記アナ
ログ部と前記ディジタル部とに動作クロック信号を供給
するクロック信号生成部とを具備したアナログ・ディジ
タル混在集積回路において、前記アナログ部の動作中に
は前記ディジタル部に供給される動作クロックを停止さ
せるクロック停止手段を設けたことを特徴とするもので
ある。
【０００８】クロック停止手段は、アナログ部が動作中
であることを示す信号を受けてクロック信号生成部のデ
ィジタル部へのクロック信号供給を停止させるものであ
ると良い。
であることを示す信号を受けてクロック信号生成部のデ
ィジタル部へのクロック信号供給を停止させるものであ
ると良い。
【０００９】クロック停止手段がディジタル部内に設け
られると良い。
られると良い。
【００１０】アナログ部が動作中であることを示す信号
が外部回路の動作を停止させるために外部回路にも供給
されるようにすることもできる。
が外部回路の動作を停止させるために外部回路にも供給
されるようにすることもできる。
【００１１】
【作用】本発明ではアナログ部の動作中にはクロック停
止手段がディジタル部に供給される動作クロック信号を
停止させるため、ディジタル部で発生するディジタル雑
音を低減させる。したがってこのディジタル雑音がアナ
ログ部へ与える影響が減少し、アナログ部の精度を向上
し、かつ安定させることができる。
止手段がディジタル部に供給される動作クロック信号を
停止させるため、ディジタル部で発生するディジタル雑
音を低減させる。したがってこのディジタル雑音がアナ
ログ部へ与える影響が減少し、アナログ部の精度を向上
し、かつ安定させることができる。
【００１２】
【実施例】図１は本発明の一実施例を示すアナログ・デ
ィジタル混在集積回路のブロック図である。本実施例で
はアナログ部としてアナログ入力信号１５をディジタル
信号１２に変換するアナログ・ディジタル変換器（以下
ＡＤ変換器という）１１が使用されている。ディジタル
部１３はＡＤ変換器１１から出力されるディジタル信号
１２を入力としてディジタル処理を行う。またＡＤ変換
器１１用の動作クロック信号１４Ａとディジタル部１３
用動作クロック信号１４Ｄとを生成するクロック信号生
成部１４が設けられている。
ィジタル混在集積回路のブロック図である。本実施例で
はアナログ部としてアナログ入力信号１５をディジタル
信号１２に変換するアナログ・ディジタル変換器（以下
ＡＤ変換器という）１１が使用されている。ディジタル
部１３はＡＤ変換器１１から出力されるディジタル信号
１２を入力としてディジタル処理を行う。またＡＤ変換
器１１用の動作クロック信号１４Ａとディジタル部１３
用動作クロック信号１４Ｄとを生成するクロック信号生
成部１４が設けられている。
【００１３】また、ＡＤ変換器１１からはＡＤ変換器１
１が変換動作中であることを示すＡＤビジー信号１６が
クロック信号生成部１４へ出力されている。このような
構成において、アナログ入力信号１５が入力されると、
ＡＤ変換器１１はアナログ入力信号１５をディジタル信
号１２に変換する変換動作を開始すると同時に、変換動
作中を示すＡＤビジー信号１６を立上げ、これをクロッ
ク信号生成部１４に出力する。クロック信号生成部１４
はこれを検知し、ディジタル部１３用の動作クロック信
号１４Ｄを０あるいは１に固定して係止させる。なお、
ＡＤ変換器１１用の動作クロック信号１４Ａは引続き出
力されている。
１が変換動作中であることを示すＡＤビジー信号１６が
クロック信号生成部１４へ出力されている。このような
構成において、アナログ入力信号１５が入力されると、
ＡＤ変換器１１はアナログ入力信号１５をディジタル信
号１２に変換する変換動作を開始すると同時に、変換動
作中を示すＡＤビジー信号１６を立上げ、これをクロッ
ク信号生成部１４に出力する。クロック信号生成部１４
はこれを検知し、ディジタル部１３用の動作クロック信
号１４Ｄを０あるいは１に固定して係止させる。なお、
ＡＤ変換器１１用の動作クロック信号１４Ａは引続き出
力されている。
【００１４】ついで、ＡＤ変換器１１はディジタル信号
１２への変換動作を終了すると、ＡＤビジー信号１６を
立下げる。クロック信号生成部１４はこれを検知してデ
ィジタル部１３用動作クロック信号１４Ｄを再び出力し
、ディジタル部１３はこれにより再動作を開始する。 すなわちＡＤ変換器１１の変換動作中を示すＡＤビジー
信号１６がクロック信号生成部１４に入力されている期
間、すなわちＡＤビジー信号１６が立上げられている期
間のみディジタル部１３の動作クロック信号１４Ｄは停
止する。
１２への変換動作を終了すると、ＡＤビジー信号１６を
立下げる。クロック信号生成部１４はこれを検知してデ
ィジタル部１３用動作クロック信号１４Ｄを再び出力し
、ディジタル部１３はこれにより再動作を開始する。 すなわちＡＤ変換器１１の変換動作中を示すＡＤビジー
信号１６がクロック信号生成部１４に入力されている期
間、すなわちＡＤビジー信号１６が立上げられている期
間のみディジタル部１３の動作クロック信号１４Ｄは停
止する。
【００１５】このように図１に示す実施例では、アナロ
グ部動作中を示す信号をクロック信号生成部１４に入力
してディジタル部１３用動作クロック信号１４Ｄを止め
てディジタル部１３の動作を停止させるため、ディジタ
ル部１３の動作により発生するディジタル雑音は低減さ
れ、アナログ部の精度を向上させることができる。この
ためアナログ部からの出力のディジタル信号１２の精度
が向上し、ディジタル部１３での補正処理が不要となる
。
グ部動作中を示す信号をクロック信号生成部１４に入力
してディジタル部１３用動作クロック信号１４Ｄを止め
てディジタル部１３の動作を停止させるため、ディジタ
ル部１３の動作により発生するディジタル雑音は低減さ
れ、アナログ部の精度を向上させることができる。この
ためアナログ部からの出力のディジタル信号１２の精度
が向上し、ディジタル部１３での補正処理が不要となる
。
【００１６】図２は本発明の第２の実施例を示した回路
図である。なお以下に示した図面において図１に示した
回路構成部分と同一部分には同一符号を付し、その詳細
説明は省略する。
図である。なお以下に示した図面において図１に示した
回路構成部分と同一部分には同一符号を付し、その詳細
説明は省略する。
【００１７】図２に示す実施例ではディジタル部１３中
にＡＤビジー信号１６によって制御される入力停止回路
が組み込まれており、この入力停止回路が動作すること
によりディジタル部用動作クロック信号１４Ｄの入力が
停止される。したがってクロック信号生成部１４からは
アナログ部の動作にかかわらずディジタル部１３用動作
クロック信号１４が出力されているが、アナログ部１１
の動作中にはディジタル部１３には動作クロック信号１
４Ｄは入力されず、ディジタル部１３は動作を停止する
。なお図２の実施例では入力停止回路としてオア回路１
７が用いられている。
にＡＤビジー信号１６によって制御される入力停止回路
が組み込まれており、この入力停止回路が動作すること
によりディジタル部用動作クロック信号１４Ｄの入力が
停止される。したがってクロック信号生成部１４からは
アナログ部の動作にかかわらずディジタル部１３用動作
クロック信号１４が出力されているが、アナログ部１１
の動作中にはディジタル部１３には動作クロック信号１
４Ｄは入力されず、ディジタル部１３は動作を停止する
。なお図２の実施例では入力停止回路としてオア回路１
７が用いられている。
【００１８】図３は本発明の第３の実施例を示したもの
である。本実施例の場合ＡＤビジー信号１５を外部に出
力させ、集積回路内のディジタル部１３のみでなく、図
示しない外部周辺回路までも停止させることにより、よ
り一層ディジタル雑音の低減をはかっている。
である。本実施例の場合ＡＤビジー信号１５を外部に出
力させ、集積回路内のディジタル部１３のみでなく、図
示しない外部周辺回路までも停止させることにより、よ
り一層ディジタル雑音の低減をはかっている。
【００１９】図４は本発明の第４の実施例を示したもの
である。本実施例の場合、ＡＤビジー信号１６を外部周
辺回路１８に出力させ、外部周辺回路１８からのクロッ
ク信号生成部１４への制御信号１９を用いて、クロック
信号生成部１４からのディジタル部１３用動作クロック
信号１４Ｄを停止させている。なおディジタル部用動作
クロック信号１４Ｄの停止中には外部周辺回路１８は動
作していても動作していなくてもいずれでもかまわない
。
である。本実施例の場合、ＡＤビジー信号１６を外部周
辺回路１８に出力させ、外部周辺回路１８からのクロッ
ク信号生成部１４への制御信号１９を用いて、クロック
信号生成部１４からのディジタル部１３用動作クロック
信号１４Ｄを停止させている。なおディジタル部用動作
クロック信号１４Ｄの停止中には外部周辺回路１８は動
作していても動作していなくてもいずれでもかまわない
。
【００２０】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明ではアナログ部動作中にこの動作中を示す
信号を検知してディジタル部の動作に用いられる動作ク
ロック信号を停止させるクロック停止手段を設けたため
、ディジタル部の動作に起因して発生するディジタル雑
音を低減させアナログ部の精度の向上と安定化を図るこ
とができる。
うに、本発明ではアナログ部動作中にこの動作中を示す
信号を検知してディジタル部の動作に用いられる動作ク
ロック信号を停止させるクロック停止手段を設けたため
、ディジタル部の動作に起因して発生するディジタル雑
音を低減させアナログ部の精度の向上と安定化を図るこ
とができる。
【図１】本発明の第１の実施例を示すブロック図。
【図２】本発明の第２の実施例を示すブロック図。
【図３】本発明の第３の実施例を示すブロック図。
【図４】本発明の第４の実施例を示すブロック図。
【図５】従来のアナログ・ディジタル混在集積回路の一
例を示すブロック図。
例を示すブロック図。
１１ ＡＤ変換器
１２ ディジタル信号
１３ ディジタル部
１４ クロック信号生成部
１４Ａ アナログ動作クロック信号
１４Ｄ ディジタル部動作クロック信号１５ アナ
ログ入力信号 １６ ＡＤビジー信号 １７ オア回路 １８ 外部周辺回路 １９ クロック信号生成部制御信号
ログ入力信号 １６ ＡＤビジー信号 １７ オア回路 １８ 外部周辺回路 １９ クロック信号生成部制御信号
Claims (4)
- 【請求項１】アナログ信号を処理してディジタル信号に
変換するアナログ部と、前記ディジタル信号の処理を行
うディジタル部と、前記アナログ部と前記ディジタル部
とに動作クロック信号を供給するクロック信号生成部と
を具備したアナログ・ディジタル混在集積回路において
、前記アナログ部の動作中には前記ディジタル部に供給
される動作クロックを停止させるクロック停止手段を設
けたことを特徴とするアナログ・ディジタル混在集積回
路。 - 【請求項２】前記クロック停止手段は、前記アナログ部
が動作中であることを示す信号を受けて前記クロック信
号生成部のディジタル部へのクロック信号供給を停止さ
せるものであることを特徴とする請求項１記載のアナロ
グ・ディジタル混在集積回路。 - 【請求項３】前記クロック停止手段がディジタル部内に
設けられたことを特徴とする請求項２記載のアナログ・
ディジタル混在集積回路。 - 【請求項４】アナログ部が動作中であることを示す信号
が外部回路の動作を停止させるために外部回路にも供給
されることを特徴とする請求項１記載のアナログ・ディ
ジタル混在集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3098823A JP2777291B2 (ja) | 1991-04-30 | 1991-04-30 | アナログ・ディジタル混在集積回路 |
| KR1019920006748A KR950005221B1 (ko) | 1991-04-30 | 1992-04-22 | 아날로그 · 디지탈 혼재 집적회로 |
| US07/876,093 US5373293A (en) | 1991-04-30 | 1992-04-30 | Mixed analog/digital mixed integrated circuit having a digital clock inhibit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3098823A JP2777291B2 (ja) | 1991-04-30 | 1991-04-30 | アナログ・ディジタル混在集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328624A true JPH04328624A (ja) | 1992-11-17 |
| JP2777291B2 JP2777291B2 (ja) | 1998-07-16 |
Family
ID=14230024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3098823A Expired - Fee Related JP2777291B2 (ja) | 1991-04-30 | 1991-04-30 | アナログ・ディジタル混在集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5373293A (ja) |
| JP (1) | JP2777291B2 (ja) |
| KR (1) | KR950005221B1 (ja) |
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|---|---|---|---|---|
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| US5706004A (en) * | 1995-09-18 | 1998-01-06 | Phylon Communications, Inc. | System for reducing noise coupling between digital and analog circuitry |
| US6091349A (en) * | 1998-09-30 | 2000-07-18 | Cirrus Logic, Inc. | Noise management scheme for high-speed mixed-signal integrated circuits |
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| US6215432B1 (en) | 1999-03-04 | 2001-04-10 | Atmel Corporation | Reducing digital switching noise in mixed signal IC's |
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| JP2003037172A (ja) * | 2001-07-23 | 2003-02-07 | Niigata Seimitsu Kk | アナログ・デジタル混載集積回路 |
| JP3889659B2 (ja) * | 2002-04-25 | 2007-03-07 | 株式会社ルネサステクノロジ | Ａ／ｄ変換器 |
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| CN103199862B (zh) * | 2013-02-21 | 2016-06-22 | 四川电力科学研究院 | 一种用于模数混合录波的数据同步方法 |
| KR20170001565U (ko) | 2015-10-26 | 2017-05-10 | 최병석 | 옷감인장장치 |
| DE102017110821A1 (de) | 2016-01-25 | 2018-07-26 | Samsung Electronics Co., Ltd. | Halbleitervorrichtung |
| US10429881B2 (en) | 2016-01-25 | 2019-10-01 | Samsung Electronics Co., Ltd. | Semiconductor device for stopping an oscillating clock signal from being provided to an IP block, a semiconductor system having the semiconductor device, and a method of operating the semiconductor device |
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- 1991-04-30 JP JP3098823A patent/JP2777291B2/ja not_active Expired - Fee Related
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1992
- 1992-04-22 KR KR1019920006748A patent/KR950005221B1/ko not_active IP Right Cessation
- 1992-04-30 US US07/876,093 patent/US5373293A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6458043A (en) * | 1987-08-28 | 1989-03-06 | Nec Corp | Microcomputer incorporating a/d and d/a converters |
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| JP2011155369A (ja) * | 2010-01-26 | 2011-08-11 | Renesas Electronics Corp | マイクロコンピュータ、半導体装置及びマイクロコンピュータ応用機器 |
Also Published As
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| KR920020516A (ko) | 1992-11-21 |
| KR950005221B1 (ko) | 1995-05-22 |
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