KR0131449Y1 - 인터럽트 정합 회로 - Google Patents
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Abstract
본 고안은 인터럽트 정합에 관한 것으로, 특히 68000 시리즈 프로세서에 맞지않는 인터럽트가 인가되었을때 이를 68계열의 인터럽트로 변환토록 한 인터럽트 정합 회로에 관한 것이다.
이러한 본 고안의 목적은 이종 시스템으로 부터 발생된 인터럽트를 래치시키고, 인터럽트 리세트 신호가 입력되면 그 래치한 인터럽트를 해제시키는 인터럽트 래치 및 해제수단과, 인터럽트 래치 및 해제수단에서 래치된 이종 인터럽트를 동종 계열의 인터럽트로 변환하여 시스템으로 인터럽트를 발생하는 인터럽트 변환수단과, 시스템으로 부터 인터럽트 인식 신호가 발생되면 인터럽트 리세트 신호를 인터럽트 래치 및 해제수단에 인가하여 인터럽트를 해제토록 하는 인터럽트 리세트 수단을 구비함으로써 이루어진다.
Description
첨부된 도면은 본 고안에 의한 인터럽트 정합 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 인터럽트 래치 및 해제부 20 : 인터럽트 변환부
30 : 인터럽트 리세트부
본 고안은 인터럽트 정합에 관한 것으로, 특히 68000 시리즈 프로세서에 맞지않는 인터럽트가 인가되었을때 이를 68계열의 인터럽트로 변환토록 한 인터럽트 정합 회로에 관한 것이다.
통상, 종래의 프로세서는 자신의 계열에 맞는 인터럽트 만을 수용토록 되어 있어 이종(異種) 시스템에서 인터럽트가 발생되면 이를 수용하지 못하게 되는 문제점이 있었다.
따라서 본 고안은 상기한 같은 이종 시스템간의 인터럽트 부정합(Mismatching)을 해결하기 위한 것으로, 본 고안의 목적은 68000 시리즈 프로세서에 맞지않는 인터럽트가 인가되었을때 이를 68계열의 인터럽트로 변환토록 한 인터럽트 정합 회로를 제공하는데 있다.
이러한 본 고안의 목적을 달성하기 위한 수단은 이종 시스템으로 부터 발생된 인터럽트를 래치시키고, 인터럽트 리세트 신호가 입력되면 상기 래치한 인터럽트를 해제시키는 인터럽트 래치 및 해제수단과, 상기 인터럽트 래치 및 해제수단에서 래치된 인터럽트를 동종 계열의 인터럽트로 변환하여 시스템으로 인터럽트를 발생하는 인터럽트 변환수단과, 상기 시스템으로 부터 인터럽트 인식 신호가 발생되면 인터럽트 해제 신호를 상기 인터럽트 래치 및 해제수단에 인가하여 인터럽트를 해제토록 하는 인터럽트 리세트 수단으로 이루어진다.
이하, 본 고안을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
첨부된 도면은 본 고안 인터럽트 정합 회로도로써, 도시된 바와 같이 이종 시스템으로 부터 발생된 인터럽트를 래치시키고, 인터럽트 리세트 신호가 입력되면 상기 래치한 인터럽트를 해제시키는 인터럽트 래치 및 해제부(10)와, 상기 인터럽트 래치 및 해제부(10)에서 래치된 인터럽트를 동종 계열의 인터럽트로 변환하여 시스템으로 인터럽트를 발생하는 인터럽트 변환부(20)와, 상기 시스템으로 부터 인터럽트 인식 신호가 발생되면 인터럽트 해제 신호를 상기 인터럽트 래치 및 해제부(10)에 인가하여 인터럽트를 해제토록 하는 인터럽트 리세트부(30)로 구성되었다.
상기에서 인터럽트 래치 및 해제부(10)는 이종 시스템에서 발생된 인터럽트(INT)와 궤환되는 인터럽트 신호와를 낸드게이팅하는 낸드 게이트(11)와, 인터럽트 클럭(INTCLK)에 동기되어 상기 낸드 게이트(11)에서 출력되는 신호를 래치시키는 래치(12)와, 상기 래치(12)에서 출력되는 신호를 위상 반전시켜 상기 낸드 게이트(11)에 피이드백 시킴과 아울러 인터럽트 변환부(20)에 인가하는 인버터(13)로 구성되었다.
상기에서 인터럽트 변환부(20)는 상기 인터럽트 래치 및 해제부(10)에서 출력되는 신호를 위상반전 시키는 제1인버터(21)와, 시스템 클럭(SYSCLK)에 동기되어 상기 제1인버터(21)에서 출력되는 데이타를 래치시키는 제1래치(22)와, 상기 시스템 클럭에 동기되어 상기 제1래치(22)에서 출력되는 데이타를 래치시키는 제2래치(23)와, 상기 제2래치(23)에서 출력되는 신호를 위상 반전시켜 변환된 인터럽트로 시스템에 전달하는 제2인버터(24)로 구성되었다.
아울러 인터럽트 리세트부(30)는 상기 시스템으로 부터 발생된 인터럽트 인식 신호에 동기되어 풀업 데이타를 인터럽트 리세트 신호로 출력하는 래치(32)로 구성되었다.
이와 같이 구성된 본 고안에 의한 인터럽트 정합 회로의 작용, 효과를 설명하면 다음과 같다.
먼저, 이종 시스템으로 부터 68계열 시스템으로 인터럽트가 발생(로우 신호)되면 인터럽트 래치 및 해제부(10)내의 낸드 게이트(11)는 상기와 같이 이종 시스템에서 발생된 인터럽트(INT)와 궤환되는 인터럽트 신호와를 낸드게이팅하는 래치(12)에 데이타로 입력시킨다.
이때 낸드 게이트(11)의 출력은 피이드백 또는 인터럽트 신호가 초기에는 하이이므로 하이 신호를 데이타로 래치(12)에 입력시키게 된다.
이에 따라 래치(12)는 인터럽트 클럭(INTCLK)에 동기되어 상기 낸드 게이트(11)에서 출력되는 신호(하이 신호)를 래치시켜 출력시키게 된다.
이때 제어단(RD)으로 입력되는 인터럽트 해제 신호는 하이 상태이다.
한편, 상기 래치(12)에서 출력되는 이종 인터럽트는 인버터(13)에서 위상 반전되어 로우 상태로 인터럽트 변환부(20)에 입력됨과 아울러 상기 낸드 게이트(11)로 피이드백 된다.
인터럽트 변환부(20)는 입력되는 이종 인터럽트 신호를 제1인버터(21)로 위상 반전시켜 하이 상태로 제1래치(22)에 데이타로 입력한다.
아울러 상기 입력되는 이종 인터럽트 신호(로우 신호)는 제1래치(22) 및 제2래치(23)에 리세트 다이렉트(RESET DIRECT)단에 인가되어 제1래치(22) 및 제2래치(23)를 동작시키게 된다.
제1래치(22)는 68계열 시스템에서 발생되는 시스템 클럭(SYSCLK)에 동기되어 상기 제1인버터(21)에서 출력되는 데이타(하이 신호)를 래치시켜 제2래치(23)에 데이타로 입력시키게 된다.
제2래치(23)는 상기 시스템 클럭(SYSCLK)에 동기되어 상기 제1래치(22)에서 출력되는 데이타를 래치시켜 로우 신호를 출력시키게 된다.
상기 제2래치(23)에서 출력되는 신호(로우 신호)를 제2인버터(24)는 위상 반전시켜 변환된 68계열의 인터럽트로 시스템에 출력시키게 되는 것이다.
시스템은 이와 같이 인터럽트를 입력받게 되면 응답으로 인터럽트 인식 신호(IAK)를 발생시키게 되고, 인터럽트 리세트부(30)는 래치(32)로 상기 시스템으로 부터 발생된 인터럽트 인식 신호가 로우에서 하이로 변환될 때 풀업 데이타를 인터럽트 리세트 신호로 출력하여 상기 인터럽트 래치 및 해제부(10)에 입력시키게 된다.
인터럽트 래치 및 해제부(10)는 입력되는 인터럽트 리세트 신호에 따라 래치(12)의 리세트 다이렉트단이 하이가 됨으로써 그 출력이 로우가 되어 인터럽트를 해제하고 다음 인터럽트를 입력받을 준비를 하게 되는 것이다.
이상에서 설명한 바와 같이 본 고안은 이종간의 인터럽트를 정합할 수 있어 이종 시스템에서 발생되는 인터럽트도 용이하게 처리할 수 있는 효과가 있다.
Claims (4)
- 이종 시스템으로 부터 발생된 인터럽트를 래치시키고, 인터럽트 리세트 신호가 입력되면 상기 래치한 인터럽트를 해제시키는 인터럽트 래치 및 해제수단과, 상기 인터럽트 래치 및 해제수단에서 래치된 이종 인터럽트를 동종 계열의 인터럽트로 변환하여 시스템으로 인터럽트를 발생하는 인터럽트 변환수단과, 상기 시스템으로 부터 인터럽트 인식 신호가 발생되면 인터럽트 리세트 신호를 상기 인터럽트 래치 및 해제수단에 인가하여 인터럽트를 해제토록 하는 인터럽트 리세트 수단으로 구성된 것을 특징으로 하는 인터럽트 정합 회로.
- 제1항에 있어서, 상기 인터럽트 래치 및 해제수단은 이종 시스템에서 발생된 인터럽트(INT)와 궤환되는 이종 인터럽트 신호와를 낸드게이팅하는 낸드 게이트(11)와, 인터럽트 클럭(INTCLK)에 동기되어 상기 낸드 게이트(11)에서 출력되는 신호를 래치시키는 래치(12)와, 상기 래치(12)에서 출력되는 신호를 위상 반전시켜 상기 낸드 게이트(11)에 피이드백 시킴과 아울러 인터럽트 변환수단에 인가하는 인버터(13)로 구성된 것을 특징으로 하는 인터럽트 정합 회로.
- 제1항에 있어서, 상기 인터럽트 변환수단은 상기 인터럽트 래치 및 해제수단에서 출력되는 이종 인터럽트 신호를 위상 반전시키는 제1인버터(21)와, 시스템 클럭(SYSCLK)에 동기되어 상기 제1인버터(21)에서 출력되는 데이타를 래치시키는 제1래치(22)와, 상기 시스템 클럭에 동기되어 상기 제1래치(22)에서 출력되는 데이타를 래치시키는 제2래치(23)와, 상기 제2래치(23)에서 출력되는 신호를 위상 반전시켜 변환된 인터럽트로 시스템에 전달하는 제2인버터(24)로 구성된 것을 특징으로 하는 인터럽트 정합 회로.
- 제1항에 있어서, 상기 인터럽트 리세트 수단은 상기 시스템으로 부터 발생된 인터럽트 인식 신호에 동기되어 풀업된 데이타를 인터럽트 리세트 신호로 출력하는 래치(32)로 구성되을 특징으로 하는 인터럽트 정합 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019940034807U KR0131449Y1 (ko) | 1994-12-21 | 1994-12-21 | 인터럽트 정합 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019940034807U KR0131449Y1 (ko) | 1994-12-21 | 1994-12-21 | 인터럽트 정합 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960024616U KR960024616U (ko) | 1996-07-22 |
| KR0131449Y1 true KR0131449Y1 (ko) | 1998-12-15 |
Family
ID=19401995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019940034807U KR0131449Y1 (ko) | 1994-12-21 | 1994-12-21 | 인터럽트 정합 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0131449Y1 (ko) |
-
1994
- 1994-12-21 KR KR2019940034807U patent/KR0131449Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960024616U (ko) | 1996-07-22 |
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