JPH043221A - ディジタル演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はコンピュータ装置の内部に設けられるディジ
タル演算装置に関し、特に２進数の乗算を行うディジタ
ル演算装置に関する。

（従来の技術） 従来、２進数の乗算を行うディジタル演算装置は、被乗
数を保持する第１のレジスタ、乗数がセットされ演算後
の結果がセットされる第２のレジスタ、および２入力の
加算回路を備えている。

例えば、３２ビット×３２ビット幅の乗算をし、６４ビ
ット幅の結果を得るディジタル演算装置においては、第
２のレジスタは６４ビット幅の構成となり、乗数はその
下位３２ビットにセットされる。演算は、第２のレジス
タに格納されている最下位ビットつまりビットＯのデー
タによって制御され、このビットが“１°ならば第２の
レジスタの上位３２ビットのデータと第１のレジスタの
被乗数とが加算回路で加算される。この加算回路の加算
結果はキャリー出力を含めて３３ビットから構成され、
これは第２のレジスタの上位に部分積和データとして書
き込まれ、同時にその第２のレジスタの下位３２ビット
が右に］ビットシフトされる。

一方、第２のレジスタに格納されている最下位ビットが
“Ｏ”ならば、第２のレジスタの６４ビット全てが１ビ
ット右にシフトされる。

このようにして、部分積和を算出する演算が乗数の最下
位ビットから１ビット単位で順次実行され、これによっ
て被乗数と乗数の乗算結果が得られる。

このような従来の演算装置においては、乗数のビット数
分だけ前述の部分積和を算出する演算を繰り返し行わな
ければならないので、例えば前述のような３２ビット×
３２ビット幅の乗算を行うためには、部分積和の算出演
算を３２回繰り返す必要がある。このため、乗算処理に
多くの時間かかかるという不具合があった。

（発明が解決しようとする課題） 従来では、乗数のビット数分だけ部分積和の算出演算を
繰り返し行わなければならす、乗算処理に多くの時間が
かかる欠点かあった。

この発明はこの様な点に鑑みてなされたもので、部分積
和の算出演算の繰り返し回数を削減できるようにして、
乗算処理を高速に実行できるディジタル演算装置を提供
することを目的とする。

［発明の構成］ （課題を解決するための手段および作用）この発明によ
るディジタル演算装置は、被乗数が格納される第１のレ
ジスタと、乗数が下位ビットに格納され、上位ビットに
部分積和データが格納される度に前記乗数が４ビット分
桁下げ方向にシフトされる第２のレジスタと、この第２
のレジスタに格納されている乗数の下位４ビットの内容
に応じてそれぞれ前記被乗数の８倍、４倍、２倍、およ
び１倍のデータを選択し、その選択した各データを前記
第２のレジスタに格納された部分積和データに加算する
加算手段と、この加算手段の加算結果を前記部分積和デ
ータとして前記第２のレジスタに設定する手段とを具備
し、４ビット単位で部分積データを算出することを特徴
とする。

このディジタル演算装置においては、従来のように乗数
の１ビット単位ではなく、４ビット単位で部分積が算出
されるので、部分積和の算出演算の繰り返し回数を従来
に比し１／４に削減できる。

従って、乗算処理を高速に実行することが可能となる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図にこの発明の一実施例に係わるディジタル演算装
置を示す。このディジタル演算装置は、３２ビット×３
２ビット幅の乗算を実行するものであり、第１および第
２のレジスタ１１．　１２、セレクタ１３〜１６、第１
および第２の２入力加算回路１７゜１Ｂ、３入力加算回
路１９、シフタ２１〜２３を備えている。

第１のレジスタＩＩは被乗数がセットされる３２ビット
構成のものであり、被乗数は演算開始前にレジスタ１１
に予めセットされる。

第２のレジスタＩ２は、結果的に乗算結果がセットされ
る６４ビット構成のものであり、その下位３２ビットに
は演算開始前に乗数が予めセットされる。また、演算過
程においては、その上位ビット６３〜２８に３入力加算
回路１９からの３６ビットの加算結果（ＣＹ３５−００
）がセットされ、同時に下位ビット（３１−００）が右
に４ビットシフトされる。つまり、３２ビットの乗数は
、第１のレジスタ１１にセットされている下位４ビット
（０３−００）単位で右にシフトされ、これによって４
ビット毎に乗数データが更新される。

セレクタ１３は、レジスタ１２に格納されている乗数の
下位４ビット目（０３）の内容に応じて制御され、下位
４ビット目（０３）が“１°の時はレジスタ１１に格納
されている被乗数データ（ＲＡ３１−００）の下位に“
０″を付加した３３ビットのデータ、つまり被乗数の２
倍のデータを選択出力する。一方、下位４ビット目（０
３）が“０”の時は、全ビットが零の３３ビットデータ
を選択出力する。このセレクタ１３の選択出力は、加算
回路１７の第１入力Ａａに供給される。

セレクタ１４は、レジスタ１２に格納されている乗数の
下位３ビット目（０２）の内容に応じて制御され、下位
３ビット目（０２）が“１′の時はレジスタ１１に格納
されている被乗数データ（ＲＡ３１、−００　）の上位
に“０′を付加して、被乗数データを３３とットデータ
に桁合わせして選択出力する。一方、下位３ビット目（
０２）か“０゛の時は、全ビットが零の３３ビットデー
タを選択出力する。このセレクタ１４の選択出力は、加
算回路１７の第２入力Ａｂに供給される。

加算回路１７は、第１入力Ａａに供給される３３ビット
データと第２入力Ａｂに供給される３３ビットデータと
を加算し、３３ビットの加算出力Ａｙの上位に１ビット
のキャリー出力ＣＯを付加して３４ビットの加算結果デ
ータ（ＡＹ３３−００）を出力する。この加算回路１７
の加算結果データ（ＡＹ３３−００）は、シフタ２１に
供給される。

セレクタ１５は、レジスタ１２に格納されている乗数の
下位２ビット目（０１）の内容に応じて制御され、下位
２ビット目（０１）が“１′の時はレジスタ１１に格納
されている被乗数データ（ＲＡ３１−００）の下位に“
０°を付加した３３ビットのデータ、つまり被乗数の２
倍のデータを選択出力する。一方、下位２ビット目（０
１）か“０゜の時は、全ビットか零の３３ビットデータ
を選択出力する。このセレクタ１５の選択出力は、加算
回路１８の第１入力Ｂａに供給される。

セレクタ１６は、レジスタ１２に格納されている乗数の
下位１ビット目つまり最下位ビット（００）の内容に応
じて制御され、最下位ピッ）（００）が“１°の時はレ
ジスタ１１に格納されている被乗数データ（ＲＡ３１−
００）の上位に“０“を付加して、被乗数データを３３
ビットデータに桁合わせして選択出力する。一方、最下
位ビット（００）が“０°の時は、全ビットが零の３３
とットデータを選択出力する。このセレクタ１６の選択
出力は、加算回路１８の第２入力Ｂｂに供給される。

加算回路１８は、第１入力Ｂａに供給される３３ビット
データと第２入力Ｂｂに供給される３３ビットデータと
を加算し、３３ビットの加算出力ｓｙの上位に１ビット
のキャリー出力Ｃｏを付加して３４ビットの加算結果デ
ータ（ＢＹ３Ｂ−００）を出力する。この加算回路１８
の加算結果データ（ＢＹ３３−００）は、シフタ２２に
供給される。

シフタ２１は、加算回路１７からの３４ビットの加算結
果データ（ＡＹ３３−００）の下位に“０”を２ビット
付加し、これによって加算結果データ（ＡＹ３Ｂ−００
）の４倍に相当する値の３６ビットデータを３入力加算
回路１９の第１入力Ｃａに供給する。

シフタ２２は、加算回路１８からの３４ビットの加算結
果データ（ＢＹ３Ｂ−００）の上位に“０”を２ビット
付加し、これによって加算結果データ（ＡＹ３Ｂ−００
）を３６ビットデータに桁合わせして３入力加算回路１
９の第２入力ｃｂに供給する。

シフタ２３は、６４ビット構成のレジスタ１２の上位３
２ビットに格納されている部分積和データを入力し、そ
の部分積和データの上位に“０′を４ビット付加して３
６ビットデータに桁合わせした状態で、それを３入力加
算回路１９の第１入力Ｂａに供給する。

３入力加算回路１９は、第１入力Ｃａに供給される３６
ビットデータと第２入力ｃｂに供給される３６ビットデ
ータと第３入力Ｃｃに供給される３６ビットデータとを
加算し、その加算結果データ（ＣＹ３５−００）を第２
のレジスタ１２の上位にセットする。

この様に構成されるディジタル演算装置においては、乗
数の下位４ビットの４ビット目および３ビット目に応じ
て被乗数の２倍および１倍のデータがそれぞれ選択され
、それらが加算回路１７で加算される。そして、その加
算回路１７の加算結果データは２ビット左にシフトされ
、これによって加算回路１７の加算結果データの４倍に
相当する値が得られる。これは、乗数の下位４ビットの
４ビット目および３ビット目の内容にそれぞれ応じて乗
数の８倍および４倍のデータをそれぞれ選択して、それ
ら選択したデータを加算した結果と等しい。

一方、加算回路１８では、乗数の下位４ビットの２ビッ
ト目および１ビット目に応じて被乗数の２倍および１倍
のデータがそれぞれ選択され、それらが加算される。

このため、このディジタル演算装置においては、乗数の
下位４ビットの４ビット目、３ビット目、２ビット目お
よび１ビット目の内容にそれぞれ対応して乗数の８倍、
４倍、２倍および１倍のデータがそれぞれ選択され、そ
れらと演算過程における以前までの部分積和データとの
和が新たな部分積和データとして算出されることになる
。

第２図は、第１図のディジタル演算装置の演算実行過程
におけるレジスタ１２の内容の変化状態を示すものであ
り、Ａ−Ｈから構成される３２ビットの乗数が随時布に
４ビット（１文字分）シフトされながらレジスタ１１の
内容ＲＡとの部分積が順次加算されていく様子が示され
ている。

第１回目の演算においては、レジスタ１２の下位４ビッ
トのデータｒＨＪに応じた演算処理が実行され、ＲＡｘ
Ｈかレジスタ１２の上位ビットにセットされる。この時
、レジスタ１２の乗数か右に４ビットシフトされ、これ
によりデータｒＧＪがレジスタ１２の下位４ビットにな
る。第２回目の演算においては、データｒＧＪに応じた
演算処理が実行され、ＲＡＸＧとＲＡＸＨとの和つまり
ＲＡ（Ｈ＋Ｇ）が算出され、これかレジスタ１２の上位
ビットにセットされる。この様な部分積和の算出演算が
８回繰り返し行われることによって、レジスタ１２には
被乗数と乗数との乗算結果がセットされる。

以上のように、この実施例では、従来のように乗数の１
ビット単位ではなく、４ビット単位で部分積か算出され
るので、部分積和の算出演算の繰り返し回数を従来に比
し１／４に削減できる。従って、例えば３２ビット×３
２ビット幅の乗算の場合には、前述したように部分積和
の算出演算を８回繰り返すだけで実行することができる
ようになり、乗算処理の高速化を実現できる。

［発明の効果］ 以上のように、この発明によれば、部分積和の算出演算
の繰り返し回数を削減できるようになり、乗算処理を高
速に実行できるディジタル演算装置を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるディジタル演算装
置の構成を示すブロック図、第２図は第１図に示したデ
ィジタル演算装置の動作を説明するための図である。 １１・・・第１のレジスタ、Ｉ２・・・第２のレジスタ
、１３〜１６・・・セレクタ、１７．１８・・・２入力
加算回路、１９・・・３入力加算回路、２１〜２３・・
・シフタ。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）被乗数が格納される第１のレジスタと、乗数が下
   位ビットに格納され、上位ビットに部分積和データが格
   納される度に前記乗数が４ビット分桁下げ方向にシフト
   される第２のレジスタと、この第２のレジスタに格納さ
   れている乗数の下位４ビットの内容に応じてそれぞれ前
   記被乗数の８倍、４倍、２倍、および１倍のデータを選
   択し、その選択した各データを前記第２のレジスタに格
   納された部分積和データに加算する加算手段と、この加
   算手段の加算結果を前記部分積和データとして前記第２
   のレジスタに設定する手段とを具備し、４ビット単位で
   部分積データを算出することを特徴とするディジタル演
   算装置。
2. （２）前記加算手段は、前記第２のレジスタに格納され
   ている乗数の下位４ビット目および下位３ビット目の内
   容に応じて前記被乗数の２倍および１倍のデータをそれ
   ぞれ選択し、それら選択したデータを加算する第１の加
   算回路と、前記第２のレジスタに格納されている乗数の
   下位２ビット目および下位１ビット目の内容に応じて前
   記被乗数の２倍および１倍のデータをそれぞれ選択し、
   それら選択したデータを加算する第２の加算回路と、前
   記第１の加算回路の加算結果の４倍のデータと前記第２
   の加算回路の加算結果と前記第２のレジスタに格納され
   た部分積和データとを加算する３入力加算回路とによっ
   て構成されている請求項１記載のディジタル演算装置。