JP3099255B2 - 剰余乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、剰余乗算器に係り、特
に、高速に多数桁の剰余乗算の解を求めることが要求さ
れる暗号通信、ディジタル署名等に利用可能な剰余乗算
器に関する。

【０００２】

【従来の技術】ｒ進数で、ｎ桁の整数ａ，ｂ，ｃにおい
て、ａ×ｂ modｃなる剰余乗算を行う剰余乗算器は、ｂ
の部分桁ｂ［ｉ］をａに乗じてａ×ｂ［ｉ］なる部分積
を求め、ｃによる除算を行い、部分剰余を求め、部分剰
余をｒ倍し、ｎ−１≧ｉ≧０なるｉについて１を減じな
がら、繰り返して実行するよう構成される。

【０００３】整数ａのｉ＋１桁目をａ［ｉ］と表すもの
とする。以下ｒ＝２のとき、即ち、２進数でｂの部分桁
を考える場合について説明する。この場合、部分積を求
める乗算は、加算に、部分剰余を求める除算は、減算に
置き換えることができる。

【０００４】（１）第１の従来の方法 図５は、従来の第１の方法を説明するためのフローチャ
ートである。

【０００５】（ステップ１）２進ｎ桁の被乗数ａ、乗数
ｂ、法ｃが外部より入力され、被乗数ａをレジスタＡに
格納し、乗数ｂ、法ｃをそれぞれレジスタＢ，Ｃに格納
し、レジスタＲを０に、変数ｊをｎ−１に初期化する
（Ｒ＝０，Ｊ＝Ｎ−１）。

【０００６】（ステップ２）レジスタＢの値Ｂ［ｉ］が
１の時、レジスタＲの値にレジスタＡの値を加え、結果
をレジスタＲへ格納する（Ｒ＝Ｒ＋Ａ）。これは、部分
積を求めることに相当する。

【０００７】（ステップ３）レジスタＲの値からレジス
タＣの値を減じ、結果をレジスタＲへ格納する（Ｒ＝Ｒ
−Ｃ）。これは、部分剰余を求めることに相当する。

【０００８】（ステップ４）レジスタＲの値が０より小
さい場合には（Ｒ＜０）、レジスタＲの値にレジスタＣ
の値を加える（Ｒ＝Ｒ＋Ｃ）。レジスタＲの値が０以上
の場合には（Ｒ≧０）、次ステップへ移行する。

【０００９】（ステップ５）レジスタＲの全ての桁を１
桁上位にシフトし、レジスタＲに格納する。

【００１０】（ステップ６）変数ｊが０でない場合（ｊ
≠０）には、カウンタ値ｊから１を減じて、結果をｊに
格納し（ｊ＝ｊ−１）、ステップ２に移行する。

【００１１】（ステップ７）変数ｊが０となった場合
（ｊ＝０）には、レジスタＲの値を剰余として出力す
る。

【００１２】上記の第１の従来の方法では、高速な剰余
乗算を実行するには、ステップ２、ステップ３、ステッ
プ４、ステップ５において、レジスタＡ，Ｃ，Ｒの全て
の桁を同時に読み出し、書込みが可能な記憶手段である
フリップフロップで構成されるレジスタを用いる。

【００１３】（２）第２の従来の方法 上記の第１の従来方法におけるレジスタ（記憶手段）Ｒ
としてＲＡＭを用いる場合、１回の動作がｒ進１桁の読
み出しまたは、書込みに限定されるので、ｒ進１桁の記
憶手段ｍ１を設け、上記のステップ２における加算、ス
テップ３における減算、ステップ５におけるシフトを記
憶手段ｍ１を介して１桁ずつ行う。

【００１４】記憶手段Ｒの読み出し中は、書き込むべき
データを一時的に記憶手段ｍ１に格納し、読み出しが終
了してから記憶手段ｍ１へ格納し、読み出しが終了して
から、記憶手段ｍ１の内容をレジスタＲに書き込む方法
がとられる。また、書込み中に、読み出しを行わないよ
うに演算回路を制御する方法がとられる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記第
１の従来の方法は、高速な剰余乗算を実行するには、ス
テップ２、ステップ３、ステップ４、ステップ５におい
て、レジスタＡ，Ｃ，Ｒの全ての桁を同時に読み出し、
さらに、同一システムクロック内で全ての桁を同時に書
き込むことが必要であり、同時読み出し、書込みが可能
な記憶手段であるフリップフロップで構成されるレジス
タを用いなければならない。しかし、レジスタは、同様
に記憶手段であるＲＡＭと比較するとビット当たりのゲ
ート数が数倍以上必要となり、ＬＳＩへの適用を考える
と、高コストとなる。

【００１６】また、上記第２の従来の方法は、記憶手段
Ｒとしてレジスタに比較して低コストなＲＡＭを用いて
いるため、第１の従来の方法よりも低コストであるが、
ＲＡＭの性質上、多数桁への書込み、読み出しを可能と
する構成は、読み出し、書込み口となるポートを複数設
けるため、複雑度が上がり、低コストという利点が失わ
れてしまうために困難であり、第１の従来の方法のよう
に、多数桁の演算を同時に行うことによって高速な処理
を得ることはできない。

【００１７】また、書込み、読み出しが同時にできない
という制限によって、書込み、読み出しの待ち時間が発
生するため、実行時間が第１の従来の方法に対して増加
し、演算速度を著しく低下させる要因となっている。

【００１８】本発明は、上記の点に鑑みなされたもの
で、従来の問題点を解決し、ゲート数の多い記憶手段に
よる高コストを解決し、また、同時に多数桁の読み出
し、或いは、書込みができない記憶手段または、同時に
読み出しと書込みを実行できない記憶手段による演算の
低速性を解決し、低コストで高速な剰余演算器を提供す
ることを目的とする。

【００１９】

【課題を解決するための手段】図１は、本発明の原理構
成図である。

【００２０】本発明は、ｒ進数で、ｎ桁の整数ａ，ｂ，
ｃを入力とし、加算器（１０）、減算器（７）と部分剰
余を記憶する部分剰余記憶手段Ｒ（３００）を備え、ａ
×ｂmodｃの剰余乗算を行う剰余乗算器において、加算
器（１０）からの桁上がり出力を２回分保持する第１の
記憶手段ｃｒ２（１１）と、減算器（７）からの桁上が
り出力を２回分保持する第２の記憶手段ｃｒ１（８）
と、加算器（１０）、減算器（７）からの出力を記憶す
るレジスタｍ１（１４），レジスタｍ２（１３），レジ
スタｍ３（１２）とを有し、部分剰余の最下位桁をレジ
スタｍ３（１２）へ読み出す初期化手段と、減算器
（７）の被減算側への入力の上位桁を部分剰余記憶手段
Ｒ（３００）から、下位桁をレジスタｍ３（１２）か
ら、前々回の桁上がりを第２の記憶手段ｃｒ１（８）か
ら読出し、減算器（７）からの出力の上位桁をレジスタ
ｍ３（１２）へ、下位桁をレジスタｍ２（１３）へ、桁
上がり出力を第２の記憶手段ｃｒ１（８）へ格納する除
算手段（１００）と、除算手段（１００）を実行すると
同時に、加算器（１０）への入力をレジスタｍ２（１
３）、レジスタｍ１（１４）から、桁上がり入力を第１
の記憶手段ｃｒ２（１１）より読み込み、加算器（１
０）の出力の上位桁をレジスタｍ１（１４）へ格納し、
下位桁を部分剰余記憶手段Ｒ（３００）へ格納し、加算
器（１０）からの桁上がり出力を第１の記憶手段ｃｒ２
（１１）格納する乗算手段（２００）とを備える。

【００２１】また、本発明は、部分剰余記憶手段Ｒ（３
００）として、第３及び第４の２つの記憶手段Ｒ０
（４），Ｒ１（５）と、第３及び第４の記憶手段
（４），（５）への書込み及び読み出し状態を記憶する
状態記憶手段ｒｆ（１）と、第３及び第４の記憶手段
（４），（５）への入出力の切替回路（４００）と、状
態記憶手段ｒｆ（１）の値によって、第３及び第４の記
憶手段Ｒ０，Ｒ１（４），（５）への切替回路（４０
０）を切り替えることにより、部分剰余を第３の記憶手
段Ｒ０（４）から読み出しを行うとき、第４の記憶手段
Ｒ１（５）へ書込みを行う、または、第４の記憶手段Ｒ
１（５）から読み出しを行うとき、第３の記憶手段Ｒ０
（４）へ書込みを行うように制御し、部分剰余の読み出
し、書込みを同時に実行する制御手段（３）を含む。

【００２２】

【作用】本発明は、部分剰余記憶領域Ｒを２つの部分剰
余記憶手段Ｒ０，Ｒ１で構成し、制御状態を記憶する状
態記憶手段ｒｆと制御回路により、Ｒ０，Ｒ１を交互に
読出側、書込み側と切り替える構成とすることで、読み
出し、書込みが同一の記憶手段へ競合することを回避す
ることが可能となり、部分剰余記憶手段への書込み、読
み出しを同一クロック時に実行することができる。

【００２３】また、ｒ進１桁のレジスタｍ１，ｍ２，ｍ
３を用いて、減算器への入力の上位桁を部分剰余記憶領
域とレジスタｍ３から読み込み、減算器からの出力の上
位桁をレジスタｍ３へ、下位桁をレジスタｍ２へ格納
し、加算器への入力をレジスタｍ２，レジスタｍ１より
読み込み、加算器の出力を上位桁をレジスタｍ１に格納
し、桁上がりの出力をレジスタｃｒ1、ｃｒ２へ格納し
て、次々、下位の演算への桁上がりを入力する構成によ
り、部分剰余記憶手段Ｒ０，Ｒ１への書込み、読み出し
を常に減算器の上位桁への読み出しと加算器の出力の下
位桁の書込みの１桁に限定することができる。従って、
乗算器と減算器を同時に動作させることができる。

【００２４】

【実施例】以下、本発明の実施例を図面と共に説明す
る。

【００２５】図２は、本発明の一実施例の剰余乗算器の
構成を示す。

【００２６】ｒ進数で１桁の第１の乗算器６、第２の乗
算器９、加算器１０、減算器及び１度に１桁の整数を記
憶する読出・書込みが同時に（同一クロック内に）可能
なレジスタｍ１，ｍ２，ｍ３とｎ＋１桁の整数を記憶
し、一度に１桁の読出し、または、書込みが可能な部分
剰余記憶部Ｒ０，Ｒ１、ｎ桁の整数を記憶する記憶部
Ａ，Ｂ，Ｃと、１桁の部分商を計算する部分商ｑ計算部
２５、部分商ｑ計算部２５で求められた商ｑを記憶する
部分商記憶部２６と、部分剰余記憶部Ｒ０，Ｒ１への書
込み、読出状態を記憶する状態記憶部ｒｆ１と、０≦
ｉ，ｊ≦ｎなる整数ｉ及びｊを格納するカウンタ３１、
３２と、セレクタ２１、２２、２３、２４、レジスタｃ
ｒ１，ｃｒ２、演算器及び記憶部への入出力を制御する
制御回路３から構成される。

【００２７】ここで、ｎ桁の整数ａ，ｂ，ｃを記憶部
Ａ，Ｂ，Ｃへ格納し、Ａ，Ｂ，Ｃ，Ｒ０，Ｒ１のｉ＋１
桁目をそれぞれＡ［ｉ］、Ｂ［ｉ］、Ｃ［ｉ］、Ｒ０
［ｉ］、Ｒ１［ｉ］と表し、１桁の整数ｔ，ｓについ
て、ｔ‖ｓをｔを上位、ｓを下位とする２桁の整数を表
す記号とし、また、ｉ＜０、ｎ＜ｉなるｉに対しては、
Ａ［ｉ］、Ｂ［ｉ］、Ｃ［ｉ］、Ｒ０［ｉ］、Ｒ１
［ｉ］は０であるとする。さらに、ｉ＜０、ｎ＜ｉなる
ｉに対しては、Ｒ０［ｉ］、Ｒ１［ｉ］に対する書込み
を行わないものとする。図３は、本発明の一実施例の図
２におけるｔ‖ｓを説明するための図である。図３に示
す（ａ），（ｂ）は、図２中のａ，ｂに対応する。

【００２８】以下に上記の構成の動作の概要を説明す
る。

【００２９】（１）まず、状態記憶部ｒｆ１，部分剰余
記憶部Ｒ０，Ｒ１を０に、カウンタ３２のｊの値をｎ−
１に初期化する。（ｒｆ＝０，Ｒ０＝０，Ｒ１＝０，ｊ
＝ｎ−１） （２） 次に、カウンタ３１の値ｉ，レジスタｍ１，ｍ
２の値を０に初期化する（ｉ＝０，ｍ１＝０，ｍ２＝
０）。

【００３０】（３）状態記憶部ｒｆ１が０のとき、レジ
スタｍ３へ部分剰余記憶部４の値Ｒ０［０］を格納し、
状態記憶部ｒｆ１の値が１のとき（ｒｆ１＝１）、レジ
スタｍ３へＲ１［０］を格納する。

【００３１】（４）部分商ｑを部分商計算部２５によ
り、例えば、状態記憶部ｒｆ１の値が０のとき（ｒｆ１
＝０）、 Ｒ０［ｎ］‖Ｒ０［ｎ−１］／Ｃ［ｎ−１］ によって、あるいは、状態記憶部ｒｆ１が１のとき（ｒ
ｆ＝１）、 Ｒ１［ｎ］‖Ｒ１［ｎ−１］）／Ｃ［ｎ−１］ によって求める（部分商ｑの算出方法については、多数
提案されており、例えば、文献「準数値算法／算術演
算」中川圭佑訳、サインエンス社、８８頁参照）。

【００３２】（５）カウンタ３１の値がｉ＜ｎのとき、
記憶部Ｃの値Ｃ［ｉ］と部分商ｑを乗算器１に入力し、
乗算器１の出力Ｃ［ｉ］×ｑを減算器７へ入力する。

【００３３】（６）状態記憶部ｒｆ１が０の時、部分剰
余記憶部４のＲ０［ｉ＋１］を読出し、Ｒ０［ｉ＋１］
‖ｍ３を減算器７に入力して、 Ｒ０［ｉ＋１］‖ｍ３−Ｃ［ｉ］×ｑ を求める。または、状態記憶部ｒｆ１が１の時、部分剰
余記憶部５のＲ１［ｉ＋１］を読出し、Ｒ１［ｉ＋１］
‖ｍ３を減算器７へ入力して Ｒ１［ｉ＋１］‖ｍ３−Ｃ［ｉ］×ｑ を得、減算器７の出力の上位桁をレジスタｍ３へ、下位
桁をレジスタｍ２へ格納する。

【００３４】（７）カウンタ３１の値が１＜ｉの時、Ａ
［ｉ−１］とＢ［ｊ］を第２の乗算器９へ入力し、第２
の乗算器９の出力Ａ［ｉ−１］×Ｂ［ｊ］を加算器１０
に入力し、ｍ２‖ｍ１を加算器１０に入力して出力 ｍ２‖ｍ１＋Ａ［ｉ−１］×Ｂ［ｊ］ を得、加算器１０の出力の上位桁をレジスタｍ１へ格納
する。

【００３５】（８）状態記憶部ｒｆ１の値が０のとき、
下位桁を部分剰余記憶部５のＲ１［ｉ−１］へ格納し、
状態記憶部ｒｆ１が１のとき、下位桁を部分剰余記憶部
４のＲ０［ｉ−１］へ格納する。カウンタ３１の値ｉが
ｎでないとき（ｉ≠ｎ）、ｉに１を加えて（ｉ＝ｉ＋
１）、上記の第１の乗算器６、第２の乗算器９における
演算を繰り返す。

【００３６】（９）ｉ＝ｎのときに状態記憶部ｒｆ１の
値が０ならば、レジスタｍ１の値を部分剰余記憶部５の
Ｒ１［ｎ］へ格納して、状態記憶部ｒｆ１へ１を格納す
る。

【００３７】一方、状態記憶部ｒｆ１の値が１ならば、
レジスタｍ１の値をＲ０［ｎ］へ格納して状態記憶部ｒ
ｆ１へ０を格納する。

【００３８】（１０）カウンタ３２の値がｊ≧０のと
き、ｊから１を減じて上記演算を繰り返す。

【００３９】（１１）カウンタ３２の値がｊ＝−１のと
き、状態記憶部ｒｆ１の値が０ならば（ｒｆ＝０）、Ｒ
０［ｋ］（１≦ｋ≦ｎ）を剰余とする。一方、状態記憶
部ｒｆ１の値が１ならば（ｒｆ＝１）、Ｒ１［ｋ］（１
≦ｋ≦ｎ）を剰余とする。

【００４０】図２において、ｒ＝１６，ｎ３２（１６進
数、３２桁）とした場合の動作を説明する。

【００４１】セレクタ２１は、状態記憶部ｒｆ１の値が
０のときは、部分剰余記憶部Ｒ０からの出力を、状態記
憶部ｒｆ１の値が１のとき、部分剰余記憶部Ｒ１からの
出力を装置外部または、減算器７へ接続する。同様にセ
レクタ２２は、加算器１０の出力を記憶部ｒｆ１の値が
０の時、部分剰余記憶部Ｒ１へ接続し、状態記憶部ｒｆ
１の値が１のとき、部分剰余記憶部Ｒ０に接続する。

【００４２】図４は、本発明の一実施例の剰余乗算器の
動作を示すフローチャートである。

【００４３】同図のフローチャートにおいて、Ｒｒｆ
は、状態記憶部ｒｆ１の値が１のとき、部分剰余記憶部
Ｒ１を指し、状態記憶部ｒｆ１の値が０のとき、部分剰
余記憶部Ｒ０を指すものとする。また、

【００４４】

【数１】

【００４５】は、状態記憶部ｒｆ１の値が１のとき、部
分剰余記憶部Ｒ０を指し、状態記憶部ｒｆ１の値が０の
とき、部分剰余記憶部Ｒ１を指すものとする。即ち、セ
レクタ２１、２２による部分剰余記憶部Ｒ０，Ｒ１の切
替は、このＲｒｆ及び、

【００４６】

【数２】

【００４７】によって表される。また、“：＝”は、記
憶部への格納を表す記号であり、“ｃｏ１，ｃｏ２”
は、それぞれ、減算器７、加算器１０からの桁上がり出
力を表す。

【００４８】ステップ２０１）１６進数で、３２桁の整
数ａ，ｂ，ｃが外部より入力され、それぞれ記憶部Ａ，
Ｂ，Ｃに保持され、部分剰余記憶部Ｒ０，Ｒ１、記憶部
ｒｆ１のそれぞれの値を０（Ｒ０＝０，Ｒ１＝０，ＲＦ
１＝０）に、カウンタｊ３２を３１に初期化する（ｊ＝
３１）。

【００４９】ステップ２０２）さらに、カウンタｉ３
１、レジスタｍ１、ｍ２、ｃｒ１，ｃｒ２の各値を０と
する（ｉ＝０，ｍ１＝０，ｍ２＝０，ｃｒ１＝０，ｃｒ
２＝０）。

【００５０】ステップ２０３）部分商ｑ計算部２５は、
部分商ｑを求め、部分商格納部２６にｑを格納する。

【００５１】ステップ２０４）セレクタ２３は、セレク
タ２１からの入力を選択し、レジスタｍ３へ部分剰余記
憶部Ｒ０の値Ｒ０［０］または、部分剰余記憶部５の値
Ｒ１［０］を格納する。

【００５２】ステップ２０５）制御部３は、記憶部Ｃの
値Ｃ［ｉ］と部分商ｑを乗算器６へ入力し、乗算器６の
出力Ｃ［ｉ］×ｑと、レジスタｃｒ１の上位桁及び状態
記憶部ｒｆ１とセレクタ２１、２２によって選択される
部分剰余記憶部４の値Ｒ０［ｉ＋１］または、部分剰余
記憶部５の値Ｒ１［ｉ＋１］を読み出し、レジスタｍ３
とともに、減算器７に入力する。また、レジスタｃｒ１
の下位桁を上位桁にシフトし、減算器７の桁上がり出力
をレジスタｃｒ１の下位桁へ格納し、減算結果の上位桁
をレジスタｍ３へ、下位桁をレジスタｍ２へ格納し、ス
テップ２０７に移行する。

【００５３】ステップ２０６）制御部３は、記憶部Ａの
値Ａ［ｉ−１］と記憶部Ｂの値Ｂ［ｊ］を乗算器９に入
力し、乗算器９の出力Ａ［ｉ−１］×Ｂ［ｊ］と、レジ
スタｃｒ２の上位桁及びｍ２‖ｍ１を加算器１０へ入力
して、加算器１０からの出力 ｍ２‖ｍ１＋Ａ［ｉ−１］×Ｂ［ｊ］＋ｃｒ２［１］ を得、レジスタｃｒ２の下位桁を上位桁へシフトし、加
算器１０の桁上がり出力をレジスタｃｒ２の下位桁に格
納し、加算結果の上位桁をレジスタｍ１へ格納する。セ
レクタ２４を制御し、下位桁を状態記憶部ｒｆ１とセレ
クタ２２によって選択される部分剰余記憶部４のＲ０
［ｉ−１］または部分剰余記憶部５のＲ１［ｉ−１］に
格納する。

【００５４】ステップ２０７）制御部３は、上記の手順
をカウンタ３１の値がｉ＝３２となるまで繰り返す。

【００５５】ステップ２０８）カウンタ３１の値ｉをイ
ンクリメントする。

【００５６】ステップ２０９）制御部３は、カウンタ３
１の値がｉ＝３２になったら、セレクタ２４を切り替え
て、レジスタｍ１の値をセレクタ２２に出力し、部分剰
余記憶部Ｒ１［３２］または、部分剰余記憶部Ｒ０［３
２］に格納する。この手順が終了したら、部分剰余記憶
部Ｒ０の書込み側と読み出し側を切り替えるため、状態
記憶部ｒｆ１を反転する。

【００５７】ステップ２１０）ここで、カウンタｊ３２
がｊ≧０であれば、ステップ２１１に移行し、ｊ＜０で
あればステップ２１２に移行する。

【００５８】ステップ２１１）カウンタｊ３２の値をデ
クリメントする。

【００５９】ステップ２１２）セレクタ２１より部分剰
余記憶部Ｒ０の値Ｒ０［ｋ］または、部分剰余記憶部Ｒ
１の値Ｒ１［ｋ］（１≦ｋ≦３２）を剰余として出力す
る。

【００６０】なお、本発明は、上記の実施例に限定され
るとこなく、ｒ及びｎを１以上の任意の値に設定した場
合にも成立する。

【００６１】さらに、同時に読み出し、書込みが不可能
で、また、多数桁への同時書込み、或いは、読み出しが
不可能な記憶手段を部分剰余記憶手段として用いても乗
算ステップと除算ステップを同時に実行することが可能
である。

【００６２】

【発明の効果】上述のように、本発明によれば、低コス
トな記憶手段を用いて後続な剰余乗算器を実現すること
ができる。例えば、前述の第２の従来の方法では、毎回
読み出し、書込みの待ちが発生したが、本発明を適用す
ることにより、約２倍の演算速度が得られる。また、前
述の第１の従来の方法では、同時読み書きが可能な記憶
手段としてレジスタを用いたが、本発明を適用すること
により、同時書込みな不可能な記憶手段であるＲＡＭを
用いても、ＲＡＭはレジスタの数分の１程度のゲート数
であるため、従来に比べて部分剰余記憶手段のコストを
削減することが可能となる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例の剰余乗算器の構成図であ
る。

【図３】本発明の一実施例の図２におけるｔ‖ｓを説明
するための図である。

【図４】本発明の一実施例の剰余乗算器の動作を示すフ
ローチャートである。

【図５】従来の第１の方法を説明するためのフローチャ
ートである。

【符号の説明】

１ 状態記憶部 ３ 制御部、制御手段 ４ 部分剰余記憶手段Ｒ０、部分剰余記憶部Ｒ０ ５ 部分剰余記憶手段Ｒ１、部分剰余記憶部Ｒ１ ６ 乗算器 ７ 減算器 ８ レジスタｃｒ１ ９ 乗算器 １０ 加算器 １１ レジスタｃｒ２ １２ レジスタｍ３ １３ レジスタｍ２ １４ レジスタｍ１ ２１ セレクタｓｅｌ１ ２２ セレクタｓｅｌ２ ２３ セレクタｓｅｌ３ ２４ セレクタｓｅｌ４ ２５ 部分商ｑ計算部 ２６ 部分商ｑ格納部 １００ 除算手段 ２００ 乗算手段 ３００ 部分剰余記憶手段 ４００ 切替回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−12290（ＪＰ，Ａ) 特開 平４−277789（ＪＰ，Ａ) 特開 昭63−255736（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 G06F 7/72

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ｒ進数で、ｎ桁の整数ａ，ｂ，ｃを入力
   とし、加算器、減算器と部分剰余を記憶する部分剰余記
   憶手段Ｒを備え、ａ×ｂ mod ｃの剰余乗算を行う剰余
   乗算器において、 該加算器からの桁上がり出力を２回分保持する第１の記
   憶手段ｃｒ２と、該減算器からの桁上がり出力を２回分
   保持する第２の記憶手段ｃｒ１と、該加算器、及び該減
   算器からの出力を記憶するレジスタｍ１，レジスタｍ
   ２，レジスタｍ３とを有し、 部分剰余の最下位桁を該レジスタｍ３へ読み出す初期化
   手段と、 該減算器の被減算側への入力の上位桁を該部分剰余記憶
   手段Ｒから、下位桁を該レジスタｍ３から、前々回の桁
   上がりを第２の記憶手段ｃｒ１から読出し、該減算器か
   らの出力の上位桁をレジスタｍ３へ、下位桁をレジスタ
   ｍ２へ桁上がり出力を第２の記憶手段ｃｒ１に格納する
   除算手段と、 該除算手段を実行すると同時に、該加算器への入力をレ
   ジスタｍ２、レジスタｍ１から、桁上がり入力を該第１
   の記憶手段ｃｒ２より読み込み、該加算器の出力の上位
   桁をレジスタｍ１へ格納し、下位桁を該部分剰余記憶手
   段Ｒへ格納し、該加算器からの桁上がり出力を該第１の
   記憶手段ｃｒ２へ格納する乗算手段とを備えることを特
   徴とする剰余乗算器。
2. 【請求項２】 前記部分剰余記憶手段Ｒとして、第３及
   び第４の２つの部分剰余記憶手段Ｒ０，Ｒ１と、 該第３及び第４の部分剰余記憶手段への書込み及び読み
   出し状態を記憶する状態記憶手段ｒｆと、 該第３及び第４の記憶手段への入出力の切替回路と、 該状態記憶手段ｒｆの値によって、該第３及び第４の部
   分剰余記憶手段Ｒ０，Ｒ１への該切替回路を切替え、部
   分剰余を該第３の部分剰余記憶手段Ｒ０から読み出しを
   行うとき、該第４の部分剰余記憶手段Ｒ１へ書込みを行
   う、または、該第４の部分剰余記憶手段Ｒ１から読み出
   しを行うとき、該第３の部分剰余記憶手段Ｒ０へ書込み
   を行うように制御し、該部分剰余の読み出し、書込みを
   同時に実行する制御手段を含む請求項１記載の剰余乗算
   器。