JPH04317313A - シリコン半導体素子を接合するための方法 - Google Patents
シリコン半導体素子を接合するための方法Info
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- JPH04317313A JPH04317313A JP4032043A JP3204392A JPH04317313A JP H04317313 A JPH04317313 A JP H04317313A JP 4032043 A JP4032043 A JP 4032043A JP 3204392 A JP3204392 A JP 3204392A JP H04317313 A JPH04317313 A JP H04317313A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、圧力および熱の作用の
下で二つ或いは多数のシリコン半導体素子（ウエハ）を
平面的に接合するための方法に関する。
下で二つ或いは多数のシリコン半導体素子（ウエハ）を
平面的に接合するための方法に関する。
【０００２】
【従来の技術】半導体チップのようなシリコン部材を接
合するため、これらのシリコン部材をキャリヤー部材（
基体）と接着により接合することが知られている。しか
し、この方法にあっては、接着剤およびシリコンの材料
特性が異なることから例えば熱メカニズムによるストレ
ス現象の誘発のような一連の問題が生起する。
合するため、これらのシリコン部材をキャリヤー部材（
基体）と接着により接合することが知られている。しか
し、この方法にあっては、接着剤およびシリコンの材料
特性が異なることから例えば熱メカニズムによるストレ
ス現象の誘発のような一連の問題が生起する。
【０００３】このような問題に対処するため、構造素子
、特にシリコンを有する半導体構造素子をチップ或いは
他のキャリヤーと合体し、いわゆる『バーン・イン−テ
スト』における人工的な熱老化作用の下に置くことが試
みられて来た。その際人工的に誘起された熱メカニスム
によるストレス現象に耐え得ない素子、チップ等は屑も
のとして除かれる。
、特にシリコンを有する半導体構造素子をチップ或いは
他のキャリヤーと合体し、いわゆる『バーン・イン−テ
スト』における人工的な熱老化作用の下に置くことが試
みられて来た。その際人工的に誘起された熱メカニスム
によるストレス現象に耐え得ない素子、チップ等は屑も
のとして除かれる。
【０００４】更に公知の接着方法における欠点は、接合
継ぎ目がそれらの厚みの点で比較的大きな公差を伴うこ
とである。この理由から接着方法はエレクトロニックス
、マイクロエレクトロニックス、マイクロメカニック等
の領域におけるウエハの平面的な接合には適していない
。
継ぎ目がそれらの厚みの点で比較的大きな公差を伴うこ
とである。この理由から接着方法はエレクトロニックス
、マイクロエレクトロニックス、マイクロメカニック等
の領域におけるウエハの平面的な接合には適していない
。
【０００５】半導体素子の他の公知の接合方法は例えば
ウエハ直接ボンデイング、陽極ボンデイングおよび熱圧
着ボンデイングである。
ウエハ直接ボンデイング、陽極ボンデイングおよび熱圧
着ボンデイングである。
【０００６】ウエハ直接ボンデイングにあっては１００
０℃の範囲の極めて高い温度を必要とし、従ってこの方
法はウエハの接合がプロセス開始時に行われる処理への
適用に限られる。
０℃の範囲の極めて高い温度を必要とし、従ってこの方
法はウエハの接合がプロセス開始時に行われる処理への
適用に限られる。
【０００７】陽極ボンデイングにあては、接合パートナ
ーとしてガラスが必要であり、従ってこの方法にあって
も同様に材料適合性およびプロセス適合性の点で限界が
ある。更にこの方法は比較的長いプロセス時間を必要と
して、従って大量生産の点でコストが高くつく。
ーとしてガラスが必要であり、従ってこの方法にあって
も同様に材料適合性およびプロセス適合性の点で限界が
ある。更にこの方法は比較的長いプロセス時間を必要と
して、従って大量生産の点でコストが高くつく。
【０００８】熱圧着ボンデイングにあっては接合キャリ
ヤーとして貴金属を使用しなければならない。貴金属の
使用に伴い付加的に、通常のシリコン−半導体素子にと
って妨げとなり、素子の信頼性もしくは長時間安定性に
否定的な影響を与える或いは重金属イオンに敏感な構造
素子の使用を妨げる材料が入込んでしまう。
ヤーとして貴金属を使用しなければならない。貴金属の
使用に伴い付加的に、通常のシリコン−半導体素子にと
って妨げとなり、素子の信頼性もしくは長時間安定性に
否定的な影響を与える或いは重金属イオンに敏感な構造
素子の使用を妨げる材料が入込んでしまう。
【０００９】
【発明が解決しようとする課題】本発明の根底をなす課
題は、−小額の出費で大量生産を可能にし、−汎用性が
ありかつ使用するシリコン部材の種類によって制限を受
けない、−シリコン半導体素子を阻害したり或いは不都
合な作用を及ぼす材料を使用することのない、かつ−熱
メカニスムによるストレスを伴わない接合を可能にする
、冒頭に記載して様式の方法を提供することである。
題は、−小額の出費で大量生産を可能にし、−汎用性が
ありかつ使用するシリコン部材の種類によって制限を受
けない、−シリコン半導体素子を阻害したり或いは不都
合な作用を及ぼす材料を使用することのない、かつ−熱
メカニスムによるストレスを伴わない接合を可能にする
、冒頭に記載して様式の方法を提供することである。
【００１０】この課題は特許請求の範囲の請求項１の特
徴部に記載した特徴を有する方法によって解決される。 本発明の他の有利な構成は特許請求の範囲の請求項２か
ら９に記載した。
徴部に記載した特徴を有する方法によって解決される。 本発明の他の有利な構成は特許請求の範囲の請求項２か
ら９に記載した。
【００１１】以下に添付した図面に図示した実施例につ
き本発明を詳しく説明する。
き本発明を詳しく説明する。
【００１２】
【実施例】図１にシリコンウエハを図示した。このシリ
コンウエハの上表面に真空中でアルミニウム薄層２が、
この薄層の上にゲルマニウム薄層３が形成されている。 この場合アルミニウムとゲルマニウムの層厚みは特にミ
クロンの範囲にある。図２には互いに上下に重ねられて
形成された層２と３を介して上下に形成されている上記
のような二つのシリコンウエハ１が示されている。ここ
でこのシリコンウエハ１に圧着プレス力を作用させ、加
熱すると、ゲルマニウム層３はアルミニウム２に対する
境界面で拡散工程により合金を形成する。この合金は時
間が経つにつれかつアルミニウム２とゲルマニウム３の
層厚みを適当に選択した際アルミニウムとゲルマニウム
の共晶体に成長する。この状態を図３に示した。この図
において両シリコンウエハ１はアルミニウム−ゲルマニ
ウム共晶体４を介して接合されている。この際、アルミ
ニウム−ゲルマニウム共晶体４の特別な場合、４５０℃
以下の温度範囲の温度が必要であり、これによってシリ
コンウエハ１内に標準半導体−素子５を封入することが
可能となり、しかもこの標準半導体−素子はこの方法に
よって少しも影響をこおむらない。
コンウエハの上表面に真空中でアルミニウム薄層２が、
この薄層の上にゲルマニウム薄層３が形成されている。 この場合アルミニウムとゲルマニウムの層厚みは特にミ
クロンの範囲にある。図２には互いに上下に重ねられて
形成された層２と３を介して上下に形成されている上記
のような二つのシリコンウエハ１が示されている。ここ
でこのシリコンウエハ１に圧着プレス力を作用させ、加
熱すると、ゲルマニウム層３はアルミニウム２に対する
境界面で拡散工程により合金を形成する。この合金は時
間が経つにつれかつアルミニウム２とゲルマニウム３の
層厚みを適当に選択した際アルミニウムとゲルマニウム
の共晶体に成長する。この状態を図３に示した。この図
において両シリコンウエハ１はアルミニウム−ゲルマニ
ウム共晶体４を介して接合されている。この際、アルミ
ニウム−ゲルマニウム共晶体４の特別な場合、４５０℃
以下の温度範囲の温度が必要であり、これによってシリ
コンウエハ１内に標準半導体−素子５を封入することが
可能となり、しかもこの標準半導体−素子はこの方法に
よって少しも影響をこおむらない。
【００１３】本発明は図示しかつ上記した実施例に限定
されることはなく、本発明の特徴とする構成の範囲内で
当業者はこの方法を変更したり或いは組合わせすること
が可能である。
されることはなく、本発明の特徴とする構成の範囲内で
当業者はこの方法を変更したり或いは組合わせすること
が可能である。
【００１４】本発明による方法の適用はシリコン系にあ
って、特にエレクトロニックス、マイクロエレクトロニ
ックス、マイクロメカニックス或いは機能単位を集積回
路にまとめる必要のあるあらゆる分野において適用可能
である。チップ上へのアナログおよびデジタル機能体並
びに周辺素子および記憶素子の集積であろうと、或いは
例えばシリコンセンサと信号増幅部、信号準備部、信号
処理部もしくは信号評価部との結合のような、最高のパ
ック密度を達するための結合技術であろうと、またすべ
ての共通の集積構造単位であろうと、或いは機械電気的
システム或いは光電気的なシステム相互の結合であろう
と、場合によっては上記のシステムのマイクロプロセッ
サ或いはイクロコントローラの結合（いわゆる集積構造
単位）であろうと適用可能である。この際、汎用性のあ
るいわゆる標準集積構造単位であるか、或いは顧客のた
めの特別な仕様の集積構造単位、いわゆるＡＳＩＣＳで
あろうと問題ではない。同様に、チップのような集積構
造単位が導線を介してそれぞれのシステムと接合されて
いるか或いはテレメトリーを介して接合されているかも
本発明にとって重要なことではない。
って、特にエレクトロニックス、マイクロエレクトロニ
ックス、マイクロメカニックス或いは機能単位を集積回
路にまとめる必要のあるあらゆる分野において適用可能
である。チップ上へのアナログおよびデジタル機能体並
びに周辺素子および記憶素子の集積であろうと、或いは
例えばシリコンセンサと信号増幅部、信号準備部、信号
処理部もしくは信号評価部との結合のような、最高のパ
ック密度を達するための結合技術であろうと、またすべ
ての共通の集積構造単位であろうと、或いは機械電気的
システム或いは光電気的なシステム相互の結合であろう
と、場合によっては上記のシステムのマイクロプロセッ
サ或いはイクロコントローラの結合（いわゆる集積構造
単位）であろうと適用可能である。この際、汎用性のあ
るいわゆる標準集積構造単位であるか、或いは顧客のた
めの特別な仕様の集積構造単位、いわゆるＡＳＩＣＳで
あろうと問題ではない。同様に、チップのような集積構
造単位が導線を介してそれぞれのシステムと接合されて
いるか或いはテレメトリーを介して接合されているかも
本発明にとって重要なことではない。
【００１５】
【発明の効果】本発明による本質的な利点は、真空中に
おける多層の形成による方法技術的な構成により並びに
シリコン様の材料を使用することにより、適切な経費で
の製造および長時間にわたる熱メカニスムによるストレ
スを伴うことのないかつ汎用性の或る接合が達せられる
ことである。
おける多層の形成による方法技術的な構成により並びに
シリコン様の材料を使用することにより、適切な経費で
の製造および長時間にわたる熱メカニスムによるストレ
スを伴うことのないかつ汎用性の或る接合が達せられる
ことである。
【図１】アルミニウム−ゲルマニウム−層組織を備えた
シリコンウエハの断面図である。
シリコンウエハの断面図である。
【図２】アルミニウム−ゲルマニウム−層組織を備えた
互いに重ねられて二つのシリコンウエハの断面図である
。
互いに重ねられて二つのシリコンウエハの断面図である
。
【図３】合金プロセス後のアルミニウム−ゲルマニウム
−層組織を備えた互いに重ねられて二つのシリコンウエ
ハの断面図である。
−層組織を備えた互いに重ねられて二つのシリコンウエ
ハの断面図である。
１ シリコンウエハ
２ アルミニウム層
３ ゲルマニウム層
Claims (8)
- 【請求項１】 圧力および熱の作用の下で二つ或いは
多数のシリコン半導体素子を平面的に接合するための方
法において、接合されるべき表面の少なくとも一つの表
面上に半導体様材料からなる薄層を形成することを特徴
とするシリコン半導体素子を平面的に接合するための方
法。 - 【請求項２】 薄層を＜１０μｍ、特に＜５μｍの厚
みで形成することを特徴とする請求項１の方法。 - 【請求項３】 薄層を接合されるべき表面上に真空中
で物理的な或いは化学的な分離析出方法により形成する
ことを特徴とする請求項１或いは２の方法。 - 【請求項４】 薄層が多数の材料から組成された層で
あることを特徴とする請求項１から３までのいずれか一
つの方法。 - 【請求項５】 シリコン素子上にアルミニウムとシリ
コンとから成る薄層を形成することを特徴とする請求項
１から４までのいずれか一つの方法。 - 【請求項６】 シリコン素子上にアルミニウムとゲル
マニウムとから成る薄層を形成することを特徴とする請
求項１から５までのいずれか一つの方法。 - 【請求項７】 薄層とシリコン素子の表面との間に中
間層として誘電性の絶縁層或いは金属層を形成すること
を特徴とする請求項１から３までのいずれか一つの方法
。 - 【請求項８】 その特性の点で半導体様の材料から成
る薄層を上面に備えた二つ或いは多数のシリコン半導体
素子を平面的に接合するための方法において、両半導体
素子をそれらに形成された薄層（２と３）を介して互い
に向き合うように上下に載置し、上記の表面全体にわた
って所定のプレス圧力を作用させ、同時に所定の時間加
熱することを特徴とするシリコン半導体素子を平面的に
接合する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE41055926 | 1991-02-22 | ||
| DE4105592A DE4105592A1 (de) | 1991-02-22 | 1991-02-22 | Verfahren zum flaechenhaften verbinden von siliziumhalbleiterscheiben |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04317313A true JPH04317313A (ja) | 1992-11-09 |
| JP2529799B2 JP2529799B2 (ja) | 1996-09-04 |
Family
ID=6425673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032043A Expired - Lifetime JP2529799B2 (ja) | 1991-02-22 | 1992-02-19 | シリコン半導体素子を接合するための方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0501108B1 (ja) |
| JP (1) | JP2529799B2 (ja) |
| DE (2) | DE4105592A1 (ja) |
| ES (1) | ES2080965T3 (ja) |
| FI (1) | FI920422A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011070626A1 (ja) * | 2009-12-11 | 2011-06-16 | パイオニア株式会社 | 半導体基板の接合方法およびｍｅｍｓデバイス |
| WO2011070625A1 (ja) * | 2009-12-11 | 2011-06-16 | パイオニア株式会社 | 半導体基板の接合方法およびｍｅｍｓデバイス |
| WO2011070627A1 (ja) * | 2009-12-11 | 2011-06-16 | パイオニア株式会社 | 半導体基板の接合方法およびｍｅｍｓデバイス |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4219132A1 (de) * | 1992-06-11 | 1993-12-16 | Suess Kg Karl | Verfahren zum Herstellen von Silizium/Glas- oder Silizium/Silizium-Verbindungen |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD82790A (ja) * | ||||
| US3925808A (en) * | 1974-08-08 | 1975-12-09 | Westinghouse Electric Corp | Silicon semiconductor device with stress-free electrodes |
| US4411060A (en) * | 1981-07-06 | 1983-10-25 | Western Electric Co., Inc. | Method of manufacturing dielectrically-isolated single-crystal semiconductor substrates |
| WO1987005746A1 (en) * | 1986-03-19 | 1987-09-24 | Analog Devices, Incorporated | Aluminum-backed wafer and chip |
-
1991
- 1991-02-22 DE DE4105592A patent/DE4105592A1/de not_active Ceased
-
1992
- 1992-01-09 DE DE59204451T patent/DE59204451D1/de not_active Expired - Lifetime
- 1992-01-09 ES ES92100220T patent/ES2080965T3/es not_active Expired - Lifetime
- 1992-01-09 EP EP92100220A patent/EP0501108B1/de not_active Expired - Lifetime
- 1992-01-30 FI FI920422A patent/FI920422A/fi unknown
- 1992-02-19 JP JP4032043A patent/JP2529799B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011070626A1 (ja) * | 2009-12-11 | 2011-06-16 | パイオニア株式会社 | 半導体基板の接合方法およびｍｅｍｓデバイス |
| WO2011070625A1 (ja) * | 2009-12-11 | 2011-06-16 | パイオニア株式会社 | 半導体基板の接合方法およびｍｅｍｓデバイス |
| WO2011070627A1 (ja) * | 2009-12-11 | 2011-06-16 | パイオニア株式会社 | 半導体基板の接合方法およびｍｅｍｓデバイス |
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